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| 講演抄録／キーワード | ||
| 講演名 | 2016-11-30 13:45 高位合成によるアクセラレータ設計を対象としたサイクル数削減およびバッファサイズ最小化のためのデータ転送最適化手法 ○石川大輔・瀬戸謙修（東京都市大）  VLD2016-69 DC2016-63 |
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| 抄録 | （和） | 高位合成を用いてアクセラレータを設計する際の、通信最適化手法を提案する。既存の高位合成向けメモリアクセス最適化手法は通信と計算を分離して行っているために、計算に必要なデータの内部メモリ格納が完了してから計算を開始するのが通常である。しかし、この手法では内部メモリ格納が完了する前に時間がかかることと、バッファメモリの面積がハードウェア全体の面積の増大を招くことが問題となっていた。今回提案する手法は内部メモリへのデータの格納と計算を並列に行うことにより、データの内部メモリ格納にかかるサイクル数の削減による総動作サイクル数の削減と、バッファメモリサイズの最適化によるハードウェア面積削減が可能となる。 |
| （英） | We propose data transfer optimization in accelerator design with high-level synthesis. Typical accelerator designs perform data transfer and computation separately. So that, all required data are stored in internal memory before computation. Such previous accelerator design techniques have two problems, namely, more clock cycles and increased area. This is because the previous techniques require extra cycles for data transfer and a large size of data reuse buffers. Accelerator designed by our technique perform computation and data transfer at the same time. Therefore, our technique can reduce the number of clock cycles for accelerators. Moreover, our technique can reduce hardware area by reducing the size of buffer memories. | |
| キーワード | （和） | 高位合成 / データ通信最適化 / ハードウェアアクセラレータ / / / / / |
| （英） | High-Level Synthesis / Data Transfer Optimization / Hardware accelerator / / / / / | |
| 文献情報 | 信学技報, vol. 116, no. 330, VLD2016-69, pp. 147-152, 2016年11月. | |
| 資料番号 | VLD2016-69 | |
| 発行日 | 2016-11-21 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2016-69 DC2016-63 |
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| 研究会情報 | |
| 研究会 | VLD DC CPSY RECONF CPM ICD IE |
| 開催期間 | 2016-11-28 - 2016-11-30 |
| 開催地（和） | 立命館大学大阪いばらきキャンパス |
| 開催地（英） | Ritsumeikan University, Osaka Ibaraki Campus |
| テーマ（和） | デザインガイア2016 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2016 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2016-11-VLD-DC-CPSY-RECONF-CPM-ICD-IE |
| 本文の言語 | 日本語 |
| タイトル（和） | 高位合成によるアクセラレータ設計を対象としたサイクル数削減およびバッファサイズ最小化のためのデータ転送最適化手法 |
| サブタイトル（和） | |
| タイトル（英） | Data Transfer Optimization for Cycle Count and Buffer Size Reduction in Accelerator Design with High-Level Synthesis |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 高位合成 / High-Level Synthesis |
| キーワード(2)（和/英） | データ通信最適化 / Data Transfer Optimization |
| キーワード(3)（和/英） | ハードウェアアクセラレータ / Hardware accelerator |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 石川 大輔 / Daisuke Ishikawa / イシカワ ダイスケ |
| 第1著者 所属（和/英） | 東京都市大学 (略称： 東京都市大) Tokyo City University (略称： TCU) |
| 第2著者 氏名（和/英/ヨミ） | 瀬戸 謙修 / Kenshu Seto / セト ケンシュウ |
| 第2著者 所属（和/英） | 東京都市大学 (略称： 東京都市大) Tokyo City University (略称： TCU) |
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| 講演者 | 第1著者 |
| 発表日時 | 2016-11-30 13:45:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2016-69, DC2016-63 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | no.330(VLD), no.331(DC) |
| ページ範囲 | pp.147-152 |
| ページ数 | 6 |
| 発行日 | 2016-11-21 (VLD, DC) |
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