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| 講演名 | 2016-11-29 09:25 超低消費電力再構成可能アクセラレータCC-SOTB2の実装と評価 ○増山滉一朗・安藤尚輝・松下悠亮・奥原 颯・天野英晴（慶大）  VLD2016-54 DC2016-48 |
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| 抄録 | （和） | Cool mega array(CMA)は，近年のウェアラブル機器やIoTに搭載するためのチップとしてsilicon on thin BOX (SOTB)プロセスを用いて開発された，低消費電力な粗粒度再構成可能アクセラレータである． 今回は三次元積層チップ向けに開発したCMAの新しいバージョンである，CMA-Cube-SOTB2 (CC-SOTB2)の実装と評価について報告する． CMAアーキテクチャは基本的に大規模な演算素子(Processing Element, PE)アレイ，データ転送を管理するためのマイクロコントローラ，およびデータメモリから構成される． 今回のCC-SOTB2では各PE間を接続するダイレクトリンクの方向を最適化することにより消費電力の削減を行った． またPEアレイ内に可変パイプライン実装し，PEアレイ内での安全なパイプライン処理を行うことが可能となった． これによりパフォーマンスの最適化と，グリッチ伝播による余分な消費電力の削減を実現した． 以上の改良の結果，シミュレーション評価において旧バージョンであるCC-SOTBと比較して電力効率が18%向上した． |
| （英） | Cool mega array (CMA) is a low power coarse-grained reconfigurable accelerator developed using silicon on thin BOX (SOTB). It's a chip for mounting in wearable devices and IoT which has been developed recently. This time, we report on implementation and evaluation of CMA-Cube-SOTB 2 (CC-SOTB2) which is a new version of CMA developed for 3D stacked chip. CMA architecture consists of a large scale processing element (PE) array, a microcontroller for managing data transfer, and a data memory. In CC-SOTB2, power consumption was reduced by optimizing the direct link connecting each PE. We also implemented a variable pipeline in the PE array. This realized performance optimization and reduction of extra power consumption by glitch propagation. As a result, the power efficiency improved by 18% compared with the previous version CC-SOTB. |
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| キーワード | （和） | リコンフィギャラブル / アクセラレータ / CGRA / 低電力 / SOTB / ボディバイアス制御 / / |
| （英） | reconfigurable / accelerator / CGRA / low power / SOTB / body bias control / / | |
| 文献情報 | 信学技報, vol. 116, no. 330, VLD2016-54, pp. 61-66, 2016年11月. | |
| 資料番号 | VLD2016-54 | |
| 発行日 | 2016-11-21 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2016-54 DC2016-48 |
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| 研究会情報 | |
| 研究会 | VLD DC CPSY RECONF CPM ICD IE |
| 開催期間 | 2016-11-28 - 2016-11-30 |
| 開催地（和） | 立命館大学大阪いばらきキャンパス |
| 開催地（英） | Ritsumeikan University, Osaka Ibaraki Campus |
| テーマ（和） | デザインガイア2016 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2016 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2016-11-VLD-DC-CPSY-RECONF-CPM-ICD-IE |
| 本文の言語 | 日本語 |
| タイトル（和） | 超低消費電力再構成可能アクセラレータCC-SOTB2の実装と評価 |
| サブタイトル（和） | |
| タイトル（英） | Ultra Low Power Reconfigurable Accelerator CC-SOTB2 |
| サブタイトル（英） | |
| キーワード(1)（和/英） | リコンフィギャラブル / reconfigurable |
| キーワード(2)（和/英） | アクセラレータ / accelerator |
| キーワード(3)（和/英） | CGRA / CGRA |
| キーワード(4)（和/英） | 低電力 / low power |
| キーワード(5)（和/英） | SOTB / SOTB |
| キーワード(6)（和/英） | ボディバイアス制御 / body bias control |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 増山 滉一朗 / Koichiro Masuyama / マスヤマ コウイチロウ |
| 第1著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 安藤 尚輝 / Naoki Ando / アンドウ ナオキ |
| 第2著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 松下 悠亮 / Yusuke Matsushita / マツシタ ユウスケ |
| 第3著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 奥原 颯 / Hayate Okuhara / オクハラ ハヤテ |
| 第4著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 天野 英晴 / Hideharu Amano / アマノ ヒデハル |
| 第5著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第6著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第1著者 |
| 発表日時 | 2016-11-29 09:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2016-54, DC2016-48 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | no.330(VLD), no.331(DC) |
| ページ範囲 | pp.61-66 |
| ページ数 | 6 |
| 発行日 | 2016-11-21 (VLD, DC) |
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