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講演抄録/キーワード
講演名 2016-06-20 15:40
部分並列時間領域リードソロモン展開器
加藤健太郎鶴岡高専)・Somsak ChoomchuayKMITLDC2016-15
抄録 (和) 本研究では復号に要する時間の短縮のための部分並列時間領域リードソロモン(RS) 展開器の提案を行う.
提案する展開器による復号処理では並列復号処理と時分割処理双方を行う.並列復号処理は複数の復号のためのデー
タパスを回路内に実装することにより実現される.データパスの並列数(並列度)を調節する事により時分割RS 復
号処理時間,消費電力,実装面積の最適化が可能となる.Cyclone III Starter Kit を用いてRS(15,11) に提案法を適
用する.並列度各2, 4, 8 においてシミュレーションを行い,処理時間,消費電力,実装面積の評価を行う.評価結果
より並列度が4 以上の時,直列復号を適用した際の復号時間の理論的限界値を超える事を確認した.また並列度が8
の時,データスループット,実装面積のオーバヘッド,消費電力が最大となる.この時スループット改善率,実装面
積オーバヘッド,消費電力はそれぞれ287.0 %, 192.8 %,21.7 %となる. 
(英) This paper proposes a partially parallel time domain reed solomon decoder to reduce the decoding
time. The proposed decoder decodes the encoded data with both parallel data processing and time multiplexed
data processing. The multiple data paths are constructed in the decoder for multiple data processing. The
decoding time, area, and power of the proposed decoder can be optimized with adjusting the parallelism. The
partially parallel time domain RS(15, 11) decoder is implemented with Cycline III FPGA with cylone III Starter
Kit. The evaluation results show that the data throughput of the proposed partial parallel decoding approach
exceeds maximum data throughput of the serial decoding approach when the parallelism is larger than 4. The
maximum increase ratio of the data throughput, area overhead, and power overhead are 287.0 %, 192.8 %, and 21.7
%, respectively when the prallelism is 8.
キーワード (和) 時間領域リードソロモン復号 / FPGA 展開器 / 部分並列アーキテクチャ / 並列復号処理 / / / /  
(英) time domain reed solomon decoding / FPGA-based decoder / partially parallel architecture / parallel decoding / / / /  
文献情報 信学技報, vol. 116, no. 108, DC2016-15, pp. 31-36, 2016年6月.
資料番号 DC2016-15 
発行日 2016-06-13 (DC) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード DC2016-15

研究会情報
研究会 DC  
開催期間 2016-06-20 - 2016-06-20 
開催地(和) 機械振興会館 
開催地(英) Kikai-Shinko-Kaikan Bldg. 
テーマ(和) 設計/テスト/検証および一般 
テーマ(英) Design, Test, Verification, etc. 
講演論文情報の詳細
申込み研究会 DC 
会議コード 2016-06-DC 
本文の言語 日本語 
タイトル(和) 部分並列時間領域リードソロモン展開器 
サブタイトル(和)  
タイトル(英) Partially Parallel Time Domain Reed Solomon Decoder 
サブタイトル(英)  
キーワード(1)(和/英) 時間領域リードソロモン復号 / time domain reed solomon decoding  
キーワード(2)(和/英) FPGA 展開器 / FPGA-based decoder  
キーワード(3)(和/英) 部分並列アーキテクチャ / partially parallel architecture  
キーワード(4)(和/英) 並列復号処理 / parallel decoding  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 加藤 健太郎 / Kentaro Kato / カトウ ケンタロウ
第1著者 所属(和/英) 鶴岡工業高等専門学校 (略称: 鶴岡高専)
National Institute of Technology, Tsuruoka College (略称: NIT, Tsuruoka College)
第2著者 氏名(和/英/ヨミ) Somsak Choomchuay / Somsak Choomchuay /
第2著者 所属(和/英) King Monkut's Institute of Technology, Ladkrabang (略称: KMITL)
King Monkut's Institute of Technology, Ladkrabang (略称: KMITL)
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講演者
発表日時 2016-06-20 15:40:00 
発表時間 25 
申込先研究会 DC 
資料番号 IEICE-DC2016-15 
巻番号(vol) IEICE-116 
号番号(no) no.108 
ページ範囲 pp.31-36 
ページ数 IEICE-6 
発行日 IEICE-DC-2016-06-13 


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