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講演抄録/キーワード
講演名 2016-05-19 14:15
スケーラブル・ハードウェア機構における信号圧縮による分割回路効率実行
村田義雄吉内大成中條拓伯東京農工大RECONF2016-8
抄録 (和) 近年FPGAを用いたハードウェアアクセラレーションや,高位合成を用いたFPGA開発に注目が集まっている.これらに共通した問題として,設計した回路の規模が増大する傾向にあるということがある.この問題に対応するために,設計した回路を複数FPGA上に分割搭載する回路分割の研究が行われており,我々は独自の分割回路動作方式としてスケーラブル・ハードウェア機構を研究開発してきた.本研究では,スケーラブル・ハードウェア機構の動作速度を向上させるために,分割回路間の信号情報を圧縮し,それによる分割回路全体の性能変化を測定した.その結果,信号情報圧縮を行わない従来の方式に比べ,5.5倍の動作速度向上が見込めることが分かった. 
(英) (Not available yet)
キーワード (和) FPGA / 回路分割 / 可逆圧縮 / / / / /  
(英) FPGA / circuit partition / lossless compression / / / / /  
文献情報 信学技報, vol. 116, no. 53, RECONF2016-8, pp. 35-40, 2016年5月.
資料番号 RECONF2016-8 
発行日 2016-05-12 (RECONF) 
ISSN Print edition: ISSN 0913-5685    Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード RECONF2016-8

研究会情報
研究会 RECONF  
開催期間 2016-05-19 - 2016-05-20 
開催地(和) 富士通研究所 
開催地(英) FUJITSU LAB. 
テーマ(和) リコンフィギャラブルシステム、一般 
テーマ(英) Reconfigurable Systems, etc. 
講演論文情報の詳細
申込み研究会 RECONF 
会議コード 2016-05-RECONF 
本文の言語 日本語 
タイトル(和) スケーラブル・ハードウェア機構における信号圧縮による分割回路効率実行 
サブタイトル(和)  
タイトル(英) Efficiency Execution of Split Circuit in a Scalable Hardware System by Signal Compression 
サブタイトル(英)  
キーワード(1)(和/英) FPGA / FPGA  
キーワード(2)(和/英) 回路分割 / circuit partition  
キーワード(3)(和/英) 可逆圧縮 / lossless compression  
キーワード(4)(和/英) /  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 村田 義雄 / Yoshio Murata / ムラタ ヨシオ
第1著者 所属(和/英) 東京農工大学 (略称: 東京農工大)
Tokyo University of Agriculture and Technology (略称: TUAT)
第2著者 氏名(和/英/ヨミ) 吉内 大成 / Hironari Yoshiuchi / ヨシウチ ヒロナリ
第2著者 所属(和/英) 東京農工大学 (略称: 東京農工大)
Tokyo University of Agriculture and Technology (略称: TUAT)
第3著者 氏名(和/英/ヨミ) 中條 拓伯 / Hironori Nakajo / ナカジョウ ヒロノリ
第3著者 所属(和/英) 東京農工大学 (略称: 東京農工大)
Tokyo University of Agriculture and Technology (略称: TUAT)
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講演者 第1著者 
発表日時 2016-05-19 14:15:00 
発表時間 20分 
申込先研究会 RECONF 
資料番号 RECONF2016-8 
巻番号(vol) vol.116 
号番号(no) no.53 
ページ範囲 pp.35-40 
ページ数
発行日 2016-05-12 (RECONF) 


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