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| 講演抄録／キーワード | ||
| 講演名 | 2016-05-11 13:50 FPGA向けMBU訂正回路の提案 ○中村祐士・寺岡拓也・尼崎太樹・飯田全広・久我守弘・末吉敏則（熊本大）  VLD2016-3 |
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| 抄録 | （和） | トランジスタサイズの微細化により，メモリに対するソフトエラーの影響が顕著になってきている．微細化がナノスケールに達した現在，一度の放射線衝突により複数のビットが反転するMBU（Multiple Bit Upset）が問題となっている．既存の対策手法としてTMR（Triple Modular Redundancy）やECC（Error Correcting Code）が挙げられるが，大きな面積を必要とするうえ，MBUに対して脆弱である．そこで本研究では，FPGAのコンフィギュレーションメモリを対象としたDMR（Double Modular Redundancy）ベースエラー訂正回路を提案する．さらに，この提案回路とビットインターリーブ法を組み合わせることで，MBUへの対策を行う．この際，メモリに応じたビットインターリーブ距離を算出するために，MBUパターンとその確率を出力するソフトエラーシミュレータの開発を行う．評価より，DMRベースエラー訂正回路はECCやTMRと比べて面積を削減することができることを確認した．また，シミュレーションを行った結果，提案の回路構成で最適なビットインターリーブ距離は4であることが分かった． |
| （英） | Due to reaching the nanoscale transistor size, effect of soft error to the memory has become conspicuous. In small device geometries, a single particle strike might affect multiple adjacent cells in a memory array resulting in a MBU (Multiple Bit Upset). Traditional fault tolerance technologies such as TMR (Triple Modular Redundancy) and ECC (Error Correcting Code) occupy the large area and have vulnerability to MBU. In this research, we propose DMR (Double Modular Redundancy) based error correct circuit and employ a combination of proposed circuit and the interleaving technique to mitigate MBU. In addition, we explain soft error simulator developed to calculate bit interleaving distance. The results show that the area of proposed circuit is the smallest when we compare the proposed circuit, ECC based error correct circuit and TMR. Simulation results show that the interleaving distance which can conceal all MBU patterns is 4. | |
| キーワード | （和） | ソフトエラー / MBU / ビットインターリーブ / / / / / |
| （英） | Soft error / MBU / Bit interleaving technique / / / / / | |
| 文献情報 | 信学技報, vol. 116, no. 21, VLD2016-3, pp. 35-40, 2016年5月. | |
| 資料番号 | VLD2016-3 | |
| 発行日 | 2016-05-04 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2016-3 |
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| 研究会情報 | |
| 研究会 | VLD IPSJ-SLDM |
| 開催期間 | 2016-05-11 - 2016-05-11 |
| 開催地（和） | 北九州国際会議場 |
| 開催地（英） | Kitakyushu International Conference Center |
| テーマ（和） | システム設計および一般 |
| テーマ（英） | System Design, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2016-05-VLD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | FPGA向けMBU訂正回路の提案 |
| サブタイトル（和） | |
| タイトル（英） | Multi bit soft error tolerant FPGA architecture |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ソフトエラー / Soft error |
| キーワード(2)（和/英） | MBU / MBU |
| キーワード(3)（和/英） | ビットインターリーブ / Bit interleaving technique |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 中村 祐士 / Yuji Nakamura / ナカムラ ユウジ |
| 第1著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 寺岡 拓也 / Takuya Teraoka / テラオカ タクヤ |
| 第2著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 尼崎 太樹 / Motoki Amagasaki / アマガサキ モトキ |
| 第3著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 飯田 全広 / Masahiro Iida / イイダ マサヒロ |
| 第4著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 久我 守弘 / Morihiro Kuga / クガ モリヒロ |
| 第5著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第6著者 氏名（和/英/ヨミ） | 末吉 敏則 / Toshinori Sueyoshi / |
| 第6著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2016-05-11 13:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2016-3 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | no.21 |
| ページ範囲 | pp.35-40 |
| ページ数 | 6 |
| 発行日 | 2016-05-04 (VLD) |
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