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| 講演抄録／キーワード | ||
| 講演名 | 2016-05-11 14:30 DFGのクリティカルパス最適化に基づく演算チェイニングを用いたRDRアーキテクチャ対象高位合成手法 ○寺田晃太朗・柳澤政生・戸川 望（早大）  VLD2016-4 |
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| 抄録 | （和） | 半導体の微細化に伴い，配線遅延が相対的に増大している問題が顕著化し，高位合成段階で配線遅延を考慮する必要がある．レジスタと演算器をチップ上に分散させレジスタと演算器間の配線遅延を小さくできるレジスタ分散型アーキテクチャ（RDRアーキテクチャ）を用いることは，この問題への有効な解決方法である．また，アプリケーション上で連続した演算を中間にレジスタを挿入することなく少ないクロックサイクルで実行する演算チェイニングはアプリケーションの実行サイクル数（レイテンシ）を削減するための有効な方法である．これまで，RDRアーキテクチャを対象とした演算チェイニングを用いた高位合成手法は提案されているが，最適化の余地が残されている．本稿では，高位合成段階で配線遅延を考慮可能なRDRアーキテクチャを対象に，入力DFGのクリティカルパス最適化に基づいた演算チェイニングを利用して低レイテンシなRTL回路を合成する手法を提案する．提案手法は，DFG上の配線遅延を含んだクリティカルパス上の演算の内，パス同士の共通部分が最大であるような演算に対して優先的に演算チェイニングを適用させ，全体パスを最適化する．計算機実験により，提案手法は既存のRDRアーキテクチャを対象とした演算チェイニングを用いる手法と比較してレイテンシを削減することを確認し，提案手法の有用性を示す． |
| （英） | In deep-submicron era, interconnection delays are not negligible even in high-level synthesis. RDR (Regular Distributed Register) architecture has been proposed to cope with this problem. Operation chaining, which pack adjacent operations into smaller control steps, is an effective technique to reduce the overall latency. In this paper, we propose a high-level synthesis algorithm targeting RDR architecture using critical path optimization based operation chainings to synthesize high-performance circuits. Experimental results show that our algorithm reduces the latency compared to the conventional algorithm with operation chainings for RDR architecture. | |
| キーワード | （和） | 高位合成 / レジスタ分散型アーキテクチャ / フロアプラン / 配線遅延 / 演算チェイニング / / / |
| （英） | high-level synthesis (HLS) / distributed-register architecture / floorplan / interconnection delay / operation chaining / / / | |
| 文献情報 | 信学技報, vol. 116, no. 21, VLD2016-4, pp. 41-46, 2016年5月. | |
| 資料番号 | VLD2016-4 | |
| 発行日 | 2016-05-04 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2016-4 |
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| 研究会情報 | |
| 研究会 | VLD IPSJ-SLDM |
| 開催期間 | 2016-05-11 - 2016-05-11 |
| 開催地（和） | 北九州国際会議場 |
| 開催地（英） | Kitakyushu International Conference Center |
| テーマ（和） | システム設計および一般 |
| テーマ（英） | System Design, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2016-05-VLD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | DFGのクリティカルパス最適化に基づく演算チェイニングを用いたRDRアーキテクチャ対象高位合成手法 |
| サブタイトル（和） | |
| タイトル（英） | A High-Level Synthesis Algorithm using Critical Path Optimization Based Operation Chainings for RDR Architectures |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 高位合成 / high-level synthesis (HLS) |
| キーワード(2)（和/英） | レジスタ分散型アーキテクチャ / distributed-register architecture |
| キーワード(3)（和/英） | フロアプラン / floorplan |
| キーワード(4)（和/英） | 配線遅延 / interconnection delay |
| キーワード(5)（和/英） | 演算チェイニング / operation chaining |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 寺田 晃太朗 / Kotaro Terada / テラダ コウタロウ |
| 第1著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ |
| 第2著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 戸川 望 / Nozomu Togawa / トガワ ノゾム |
| 第3著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2016-05-11 14:30:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2016-4 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | no.21 |
| ページ範囲 | pp.41-46 |
| ページ数 | 6 |
| 発行日 | 2016-05-04 (VLD) |
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