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講演抄録/キーワード
講演名 2016-03-04 10:10
パスネットワーク・パケットネットワーク併用型データセンターチップの評価
大下裕一村田正幸阪大
技報オンラインサービス実施中
抄録 (和) データセンター内の処理を低消費電力で実行するために、多数のコアを収容したチップを構成するデータセンターチップというアプローチが提唱されている。このアプローチでは、多数のコアを収容したチップ上で、データセンターで行われている並列処理を実行することにより、電力効率よく、必要な処理を行うことが期待できる。
データセンターチップにおいては、コア間が通信を行い、連携することで、多量のデータの処理を行う。そのため、データセンターチップにおいても、ネットワークは重要な役割を担う。
本稿では、チップ内の通信を収容するのにかかる消費電力と、チップ内の通信の遅延を考慮した上で、データセンターチップのネットワーク構成の評価を行う。本評価を行うにあたり、本稿では、まず、低消費電力で目標とする遅延以内に始点・終点間の通信を収容することができるような、仮想ネットワークの構築手法と、仮想ネットワーク上での経路制御手法を提案する。そして、シミュレーションにより、提案した経路制御手法を用いたデータセンターチップの構成の評価を行い、パケットネットワークの上に、パスネットワークを積層し、パスネットワークの設定により仮想ネットワークを構築できるようにした構成が、低消費電力で多くのトラヒックを目標遅延以内に収容できることを明らかにする。 
(英) One approach to reducing the energy consumption is to
use the on-chip data centers, which are integrated circuit chips
that performs the tasks in a data center.
In an on-chip data center, cores communicates with each other to perform tasks. Therefore, a network within an on-chip data center plays an important role.
In this paper, we evaluate the network structures in an on-chip data center, considering the energy consumption and the delay between cores.
To evaluate network structures, we propose a method to configure the structure of the virtual network and the routing within an on-chip data center.
Then, we evaluate network structures by simulation using our method, and demonstrate that the network structure that enables to configure the virtual network accommodate more traffic with a small energy consumption without causing a large delay.
キーワード (和) ネットワークオンチップ / データセンター / パケット / パス / / / /  
(英) Network on Chip / Datacenter / packet / path / / / /  
文献情報 信学技報, vol. 115, no. 484, IN2015-126, pp. 107-112, 2016年3月.
資料番号 IN2015-126 
発行日 2016-02-25 (IN) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 NS IN  
開催期間 2016-03-03 - 2016-03-04 
開催地(和) フェニックス・シーガイア・リゾート(宮崎) 
開催地(英) Phoenix Seagaia Resort 
テーマ(和) 一般 
テーマ(英) General 
講演論文情報の詳細
申込み研究会 IN 
会議コード 2016-03-NS-IN 
本文の言語 日本語 
タイトル(和) パスネットワーク・パケットネットワーク併用型データセンターチップの評価 
サブタイトル(和)  
タイトル(英) Evaluation of Data center chip using path and packet networks 
サブタイトル(英)  
キーワード(1)(和/英) ネットワークオンチップ / Network on Chip  
キーワード(2)(和/英) データセンター / Datacenter  
キーワード(3)(和/英) パケット / packet  
キーワード(4)(和/英) パス / path  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 大下 裕一 / Yuichi Ohsita / オオシタ ユウイチ
第1著者 所属(和/英) 大阪大学 (略称: 阪大)
Osaka University (略称: Osaka Univ.)
第2著者 氏名(和/英/ヨミ) 村田 正幸 / Masayuki Murata / ムラタ マサユキ
第2著者 所属(和/英) 大阪大学 (略称: 阪大)
Osaka University (略称: Osaka Univ.)
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講演者
発表日時 2016-03-04 10:10:00 
発表時間 20 
申込先研究会 IN 
資料番号 IEICE-IN2015-126 
巻番号(vol) IEICE-115 
号番号(no) no.484 
ページ範囲 pp.107-112 
ページ数 IEICE-6 
発行日 IEICE-IN-2016-02-25 


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