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講演抄録/キーワード
講演名 2016-03-02 13:50
動的タイミングエラー検出を用いた可変レイテンシ化による一般同期式回路の高性能化
中塚裕志高橋篤司東工大
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抄録 (和) 完全同期方式に代わる設計方式として提案された一般同期方式では,フリップフロップへのクロックの同時到達性を仮定しない.一般同期方式で設計された回路(一般同期式回路)では,フリップフロップ間の最大遅延時間よりも短いクロック周期を実現するほか,遅延素子の挿入による最小クロック周期の削減を可能とする.ただ,一般同期式回路には遅延挿入により達成できるクロック周期の原理的下界,限界最小クロック周期が存在する.本稿では,一般同期式回路の可変レイテンシ化を行うことで,限界最小クロック周期未満のクロック周期を実現し,性能向上を得る手法を提案する.可変レインテンシ化した回路の実効性能は,設定するクロック周期に加え,動的に検出されるタイミングエラーの頻度に依存する.このため,提案手法では,可変レイテンシ化と遅延挿入を併用して行い,タイミングエラーを抑制しながら最小クロック周期の削減を行う.MIPS I命令互換プロセッサに対して提案手法を適用し,ゲートレベルシミュレーションにより評価を行った結果,提案手法を適用した一般同期式回路では,小さい回路面積のオーバーヘッドで,有意に回路性能が向上することを確認した. 
(英) General synchronous circuits are proposed as having taken the place of complete synchronous circuits and do not necessarily require simultaneity of the clock distribution to every flip-flop. They run lower clock period than the maximum delay between flip-flops and enable the reduction of minimum clock period by delay insertion. However, there is a theoretical lower bound of clock period that can be achieved by delay insertion to general synchronous circuits, called the maximum delay-to-register ratio. In this paper, we propose an acceleration method of general synchronous circuits using variable latency technique through realizing clock period that is exceeded the lower limit. Various latency circuits' effective performance depends on its clock period and the frequency of timing-errors detected dynamically. Thus, in proposed method, we use delay insertion in addition to various latency technique, and we reduce minimum clock period while inhibiting timing-errors. We evaluate MIPS I compatible processors with applying the proposed method, using gate-level simulation. Evaluation result shows that by applying the proposed method, general synchronous circuits significantly improve performance with small circuit area overhead.
キーワード (和) 一般同期式回路 / 遅延挿入 / 可変レイテンシ / / / / /  
(英) general synchronous circuit / delay insertion / various latency / / / / /  
文献情報 信学技報, vol. 115, no. 465, VLD2015-140, pp. 167-172, 2016年2月.
資料番号 VLD2015-140 
発行日 2016-02-22 (VLD) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 VLD  
開催期間 2016-02-29 - 2016-03-02 
開催地(和) 沖縄県青年会館 
開催地(英) Okinawa Seinen Kaikan 
テーマ(和) システムオンシリコンを支える設計技術 
テーマ(英)  
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2016-02-VLD 
本文の言語 日本語 
タイトル(和) 動的タイミングエラー検出を用いた可変レイテンシ化による一般同期式回路の高性能化 
サブタイトル(和)  
タイトル(英) Acceleration of General Synchronous Circuits by Variable Latency Technique using Dynamic Timing-Error Detection 
サブタイトル(英)  
キーワード(1)(和/英) 一般同期式回路 / general synchronous circuit  
キーワード(2)(和/英) 遅延挿入 / delay insertion  
キーワード(3)(和/英) 可変レイテンシ / various latency  
キーワード(4)(和/英) /  
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キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 中塚 裕志 / Hiroshi Nakatsuka / ナカツカ ヒロシ
第1著者 所属(和/英) 東京工業大学 (略称: 東工大)
Tokyo Institute of Technology (略称: Tokyo Tech)
第2著者 氏名(和/英/ヨミ) 高橋 篤司 / Atsushi Takahashi / タカハシ アツシ
第2著者 所属(和/英) 東京工業大学 (略称: 東工大)
Tokyo Institute of Technology (略称: Tokyo Tech)
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講演者
発表日時 2016-03-02 13:50:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2015-140 
巻番号(vol) IEICE-115 
号番号(no) no.465 
ページ範囲 pp.167-172 
ページ数 IEICE-6 
発行日 IEICE-VLD-2016-02-22 


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