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講演抄録/キーワード
講演名 2016-03-02 11:20
Altera FPGAのための一般同期方式における部分変更機能による高速化手法
増子 駿大場琢也小平行秀会津大VLD2015-137
抄録 (和) 近年,様々な分野でASICでの回路実装に代わり,FPGAへの回路実装が用いられている.しかし,同じプロセスで回路を実装した場合,FPGAに実装された回路はASICで実装された回路より遅い.各レジスタにクロック信号を同時に分配することを前提としない一般同期方式では,各レジスタに適切なタイミングでクロック信号を供給できれば,より高速な回路を実装することが可能である.Xilinx社のFPGAを用いて一般同期回路を実装するための設計フローが検討されたが,動作する一般同期回路を得るために余分なマージンを付加する場合があり,高速化が不十分である.そこで,本稿では,Altera社のFPGAに対して,回路部分変更機能を用いてクロック回路のみを変更し,余分なマージンを付加せずに高速動作する一般同期回路を実装するための設計フローを提案し,計算機実験で提案手法の効果を確認する. 
(英) Recently, the logic circuits are implemented to FPGA instead of ASIC in many fields. However, the circuit implemented to FPGA is later than that to ASIC using the same technology. In the general-synchronous framework where the clock signals are not input to each register simultaneously, the circuit can work faster when the clock signals are input to each register appropriately. A design flow to implement the general-synchronous circuit to FPGA produced by Xilinx has been proposed. Since the excess margins can be added to work the general-synchronous circuit correctly in the existing method, the performance improvement by the existing method is not enough. In this paper, a design flow to implement the general-synchronous circuit to FPGA produced by Altera using the engineering change order without adding the excess margins is proposed. Experiment shows the effectiveness of the proposed method.
キーワード (和) Altera FPGA / 一般同期方式 / 部分変更機能 / 高速化 / / / /  
(英) Altera FPGA / General-synchronous framework / Engineering change order / Performance improvement / / / /  
文献情報 信学技報, vol. 115, no. 465, VLD2015-137, pp. 149-154, 2016年2月.
資料番号 VLD2015-137 
発行日 2016-02-22 (VLD) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2015-137

研究会情報
研究会 VLD  
開催期間 2016-02-29 - 2016-03-02 
開催地(和) 沖縄県青年会館 
開催地(英) Okinawa Seinen Kaikan 
テーマ(和) システムオンシリコンを支える設計技術 
テーマ(英)  
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2016-02-VLD 
本文の言語 日本語 
タイトル(和) Altera FPGAのための一般同期方式における部分変更機能による高速化手法 
サブタイトル(和)  
タイトル(英) Performance Improvement by Engineering Change Order in General-Synchronous Framework for Altera FPGA 
サブタイトル(英)  
キーワード(1)(和/英) Altera FPGA / Altera FPGA  
キーワード(2)(和/英) 一般同期方式 / General-synchronous framework  
キーワード(3)(和/英) 部分変更機能 / Engineering change order  
キーワード(4)(和/英) 高速化 / Performance improvement  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 増子 駿 / Hayato Mashiko / マシコ ハヤト
第1著者 所属(和/英) 会津大学 (略称: 会津大)
The University of Aizu (略称: Univ. of Aizu)
第2著者 氏名(和/英/ヨミ) 大場 琢也 / Takuya Oba / オオバ タクヤ
第2著者 所属(和/英) 会津大学 (略称: 会津大)
The University of Aizu (略称: Univ. of Aizu)
第3著者 氏名(和/英/ヨミ) 小平 行秀 / Yukihide Kohira / コヒラ ユキヒデ
第3著者 所属(和/英) 会津大学 (略称: 会津大)
The University of Aizu (略称: Univ. of Aizu)
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講演者
発表日時 2016-03-02 11:20:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2015-137 
巻番号(vol) IEICE-115 
号番号(no) no.465 
ページ範囲 pp.149-154 
ページ数 IEICE-6 
発行日 IEICE-VLD-2016-02-22 


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