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講演抄録/キーワード
講演名 2016-03-01 11:20
タイミングエラー耐性を持つAES暗号回路の設計
吉田慎之介史 又華柳澤政生戸川 望早大VLD2015-123
抄録 (和) 近年,情報化の進展に伴い暗号回路の重要性が増加している.AESは理論的に安全な暗号技術として広く知られているが,クロック周期の変動によるタイミングエラーを利用した故障感度解析によって暗号を解読される危険性がある.これまでの故障感度解析対策手法は誤った暗号化結果を出力しないことで暗号の解読を防ぐものであり,タイミングエラーの発生自体を防ぐAESはまだ提案されていない.このような背景からタイミングエラー耐性を持つAES暗号回路を提案する.タイミングエラーの発生を防ぐ技術の一つにSTEPがある.STEPは回路の途中の信号遷移を監視することでタイミングエラーを事前に予測できる手法であり,故障感度解析に利用されるタイミングエラーに対して有効である.本稿ではSTEPをAES暗号回路に適用し,タイミングエラー予測時の動作を評価することでタイミングエラー耐性を持つAES暗号回路の有効性を示す.実験結果よりSTEP回路を入れない場合と比較して,動作周波数が最大1.61倍まで向上,または全ての論理ゲートの遅延が最大4.67倍まで増加した場合でもタイミングエラーを生じることなく正常に動作するAES暗号回路を設計できた. 
(英) With the technologies advance, the importance of crypto circuits is increasing as well. AES cipher is well known as theoretical secure, but some side-channel attacks can break it. Fault sensitivity analysis (FSA) is one of the side-channel attacks caused by timing errors with changing the clock period, supply voltage or temperature. In FSA, an attacker use only the threshold value when timing errors occur and obtain secret keys from AES cipher with previous protection. In this paper, we propose timing-error-tolerant AES cipher using STEP. STEP predicts timing errors by monitoring some checkpoints, but how to select checkpoint is important.
Therefore, we use a network-flow-based checkpoint insertion algorithm for STEP. Experimental results show that our proposed AES has no timing error when the operation frequency is increasing 1.61 times and gate delay is increasing 4.67 times compared with original circuit without STEP.
キーワード (和) タイミングエラー予測 / ロバスト設計 / 故障感度解析 / AES / / / /  
(英) Timing error prediction / robust design / fault sensitivity analysis / AES / / / /  
文献情報 信学技報, vol. 115, no. 465, VLD2015-123, pp. 73-78, 2016年2月.
資料番号 VLD2015-123 
発行日 2016-02-22 (VLD) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2015-123

研究会情報
研究会 VLD  
開催期間 2016-02-29 - 2016-03-02 
開催地(和) 沖縄県青年会館 
開催地(英) Okinawa Seinen Kaikan 
テーマ(和) システムオンシリコンを支える設計技術 
テーマ(英)  
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2016-02-VLD 
本文の言語 日本語 
タイトル(和) タイミングエラー耐性を持つAES暗号回路の設計 
サブタイトル(和)  
タイトル(英) Timing-error-tolerant AES Cipher 
サブタイトル(英)  
キーワード(1)(和/英) タイミングエラー予測 / Timing error prediction  
キーワード(2)(和/英) ロバスト設計 / robust design  
キーワード(3)(和/英) 故障感度解析 / fault sensitivity analysis  
キーワード(4)(和/英) AES / AES  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 吉田 慎之介 / Shinnosuke Yoshida / ヨシダ シンノスケ
第1著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第2著者 氏名(和/英/ヨミ) 史 又華 / Youhua Shi / シ ヨウカ
第2著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第3著者 氏名(和/英/ヨミ) 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ
第3著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第4著者 氏名(和/英/ヨミ) 戸川 望 / Nozomu Togawa / トガワ ノゾム
第4著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
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講演者
発表日時 2016-03-01 11:20:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2015-123 
巻番号(vol) IEICE-115 
号番号(no) no.465 
ページ範囲 pp.73-78 
ページ数 IEICE-6 
発行日 IEICE-VLD-2016-02-22 


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