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| 講演抄録／キーワード | ||
| 講演名 | 2016-02-17 14:50 テストパターン数削減のためのRTLテストポイント挿入法 ○大崎直也・細川利典・山崎紘史（日大）・吉村正義（京都産大）  DC2015-93 |
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| 抄録 | （和） | VLSIのテストコスト削減のため，テストポイント挿入を用いたテストパターン数削減法が提案されている．ゲートレベルにおけるテストポイント挿入法は，ゲート数が膨大であるため，テストポイント挿入箇所の特定に膨大な時間を要する．また，MUXなどの付加により，論理合成で実行したタイミングの最適性を損失する可能性がある．したがって，RTLでのテストポイント挿入法が必要とされる．本論文ではスキャンテストを対象として，RTLテストポイント挿入を用いた演算器のテスト並列化のためのテストレジスタ割当て手法を提案する．また，その動作を保証するためのコントローラ拡大法を提案する．実験では，高位合成のベンチマーク回路に対して提案するテストレジスタ割当て手法とコントローラ拡大法を組み合わせて適用した結果，平均約17%のテストパターン数が削減されることを示す． |
| （英） | Test point insertion methods to reduce the number of test patterns have been proposed for test cost reduction of VLSIs. Test point insertion methods at gate level requires an enormous amount of time to identify signal lines to insert test points for large circuits. Additional multiplexors make them damage timing optimality by logic synthesis. Thus, test point insertion methods at RTL is required. In this paper, we propose a test register allocation method for concurrent testing of functional units in scan testing using RTL test point insertion. Furthermore, we propose a controller augmentation method for guaranteeing the behavior. Experimental results show that our proposed method which is the combination of the test register allocation method and the controller augmentation method reduced the number of test patterns by 17 % on the average for benchmark circuits of high-level synthesis. | |
| キーワード | （和） | テストレジスタ / 並列テスト / コントローラ拡大 / レジスタ転送レベル / テストポイント挿入 / / / |
| （英） | test registers / parallel testing / conrtoller augmentation / register transfer level / test point insertion / / / | |
| 文献情報 | 信学技報, vol. 115, no. 449, DC2015-93, pp. 43-48, 2016年2月. | |
| 資料番号 | DC2015-93 | |
| 発行日 | 2016-02-10 (DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | DC2015-93 |
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| 研究会情報 | |
| 研究会 | DC |
| 開催期間 | 2016-02-17 - 2016-02-17 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | VLSI設計とテスト |
| テーマ（英） | VLSI Design and Test, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2016-02-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | テストパターン数削減のためのRTLテストポイント挿入法 |
| サブタイトル（和） | |
| タイトル（英） | An RTL Test Point Insertion Method to Reduce the Number of Test Patterns |
| サブタイトル（英） | |
| キーワード(1)（和/英） | テストレジスタ / test registers |
| キーワード(2)（和/英） | 並列テスト / parallel testing |
| キーワード(3)（和/英） | コントローラ拡大 / conrtoller augmentation |
| キーワード(4)（和/英） | レジスタ転送レベル / register transfer level |
| キーワード(5)（和/英） | テストポイント挿入 / test point insertion |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 大崎 直也 / Naoya Ohsaki / オオサキ ナオヤ |
| 第1著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： NU) |
| 第2著者 氏名（和/英/ヨミ） | 細川 利典 / Toshinori Hosokawa / ホソカワ トシノリ |
| 第2著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： NU) |
| 第3著者 氏名（和/英/ヨミ） | 山崎 紘史 / Hiroshi Yamazaki / ヤマザキ ヒロシ |
| 第3著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： NU) |
| 第4著者 氏名（和/英/ヨミ） | 吉村 正義 / Masayoshi Yoshimura / ヨシムラ マサヨシ |
| 第4著者 所属（和/英） | 京都産業大学 (略称： 京都産大) Kyoto Sangyo University (略称： KSU) |
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| 講演者 | 第1著者 |
| 発表日時 | 2016-02-17 14:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | DC2015-93 |
| 巻番号（vol） | vol.115 |
| 号番号（no） | no.449 |
| ページ範囲 | pp.43-48 |
| ページ数 | 6 |
| 発行日 | 2016-02-10 (DC) |
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