講演抄録/キーワード |
講演名 |
2016-01-28 15:20
[招待講演]次世代垂直磁化MTJを用いた高速・低消費電力のキャッシュメモリ階層技術を持つノーマリーオフプロセッサ ○池上一隆・野口紘希・高谷 聡・鎌田親義・天野 実・安部恵子・櫛田桂一・北川英二・落合隆夫・下村尚治・才田大輔・川澄 篤・原 浩幸・伊藤順一・藤田 忍(東芝) SDM2015-126 エレソ技報アーカイブへのリンク:SDM2015-126 |
抄録 |
(和) |
MTJをキャッシュメモリに応用することで、プロセッサの消費電力を大幅に低減することが期待されている。しかし、10 ns以下の高速書き込み領域では、MTJの書き込みエネルギーが急速に増大するため、高次のキャッシュメモリに応用することは難しいと考えられてきた。今回、熱擾乱耐性の径依存性を増大させL2からLLCまで同一の積層構造を用いることができる新規MTJを開発した。さらに、新規MTJを高速かつ高信頼に活用するための、キャッシュメモリ回路を開発した。上記技術を用いたMTJベースのキャッシュメモリは、SRAMベースのキャッシュメモリに比べて、2%のオーバーヘッドで75%のエネルギーを削減できることを示した。 |
(英) |
MTJ-based cache memory is expected to reduce processor power significantly. However, write energy increases rapidly for high speed operation and considered not suited for higher level cache memory. In this work, we have developed L2 and L3 cache memory based on thermal stability factor engineered pMTJ with 2T-2MTJ and 1T-1MTJ memory cell and novel error handling scheme. These techniques reduce 75% energy with 2% performance overhead compared to SRAM based L2 and L3 cache memory. |
キーワード |
(和) |
MTJ / MRAM / STT-MRAM / キャッシュメモリ / ノーマリーオフコンピューティング / / / |
(英) |
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文献情報 |
信学技報, vol. 115, no. 440, SDM2015-126, pp. 27-30, 2016年1月. |
資料番号 |
SDM2015-126 |
発行日 |
2016-01-21 (SDM) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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