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講演抄録/キーワード
講演名 2016-01-21 13:25
動的遅延ばらつきに対する適応性を考慮したフロアプラン指向高位合成手法の検討
井川昂輝柳澤政生戸川 望早大VLD2015-105 CPSY2015-137 RECONF2015-87
抄録 (和) 本稿では,動的遅延ばらつき対する適応性を考慮した高位合成手法を提案する.製造ばらつきに対して提案されたマルチシナリオ高位合成は,動的な遅延ばらつきに対しても適用可能である.回路の遅延変動に応じて動作シナリオを切り替えることで,遅延ばらつきに対する柔軟な動作が可能である.分散レジスタ/コントローラアーキテクチャモデルを対象としているため,高位合成段階で適切にフロアプランを扱える.加えて,シナリオ切り替えのためのタイミング違反予測手法の導入を検討する.タイミング違反予測手法として,クリティカルパスのレプリカ回路およびタイミング違反予測フリップフロップに注目し,それぞれの分散レジスタ/コントローラアーキテクチャモデルへの適用方法を提案する.2 つの提案手法はワーストケース設計と比較し,面積オーバーヘッドを考慮しても,それぞれ最大21.4%,25.0%の平均レイテンシの削減を確認した. 
(英) Recently, we have proposed a multi-scenario high-level synthesis algorithm targeting static process variations. The algorithm can be applied to static delay variations by switching the pre-defined behavior scenarios before the circuit starts to operate. The proposed algorithm can be applied to dynamic delay variations if we can effectively embed timing-violation prediction scheme. In this paper, we propose a floorplan-driven high-level synthesis algorithm resilient to dynamic delay variations. In our algorithm, we adopt distributed register/controller architectures to incorporate floorplanning into high-level synthesis efficiently. Moreover, we discuss timing-violation prediction schemes for switching behavior scenarios. Particularly, we focus on critical path replica and timing-error predictable flip-flops. Experimental results demonstrate the efficiency of our proposed timing-violation prediction schemes, which can reduce the average latency by up to 25.0% compared to the previous methods.
キーワード (和) 高位合成 / 分散レジスタ/コントローラアーキテクチャ / 動的遅延ばらつき / タイミング違反予測 / / / /  
(英) high-level synthesis / distributed register/controller architecture / dynamic delay variation / timing violation prediction / / / /  
文献情報 信学技報, vol. 115, no. 398, VLD2015-105, pp. 209-214, 2016年1月.
資料番号 VLD2015-105 
発行日 2016-01-12 (VLD, CPSY, RECONF) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
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PDFダウンロード VLD2015-105 CPSY2015-137 RECONF2015-87

研究会情報
研究会 VLD CPSY RECONF IPSJ-SLDM IPSJ-ARC  
開催期間 2016-01-19 - 2016-01-21 
開催地(和) 慶應義塾大学 日吉キャンパス 
開催地(英) Hiyoshi Campus, Keio University 
テーマ(和) FPGA応用および一般 
テーマ(英) FPGA Applications, etc 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2016-01-VLD-CPSY-RECONF-SLDM-ARC 
本文の言語 日本語 
タイトル(和) 動的遅延ばらつきに対する適応性を考慮したフロアプラン指向高位合成手法の検討 
サブタイトル(和)  
タイトル(英) A floorplan-driven high-level synthesis algorithm resilient to dynamic delay variations 
サブタイトル(英)  
キーワード(1)(和/英) 高位合成 / high-level synthesis  
キーワード(2)(和/英) 分散レジスタ/コントローラアーキテクチャ / distributed register/controller architecture  
キーワード(3)(和/英) 動的遅延ばらつき / dynamic delay variation  
キーワード(4)(和/英) タイミング違反予測 / timing violation prediction  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 井川 昂輝 / Koki Igawa / イガワ コウキ
第1著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第2著者 氏名(和/英/ヨミ) 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ
第2著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第3著者 氏名(和/英/ヨミ) 戸川 望 / Nozomu Togawa / トガワ ノゾム
第3著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
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講演者
発表日時 2016-01-21 13:25:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2015-105,IEICE-CPSY2015-137,IEICE-RECONF2015-87 
巻番号(vol) IEICE-115 
号番号(no) no.398(VLD), no.399(CPSY), no.400(RECONF) 
ページ範囲 pp.209-214 
ページ数 IEICE-6 
発行日 IEICE-VLD-2016-01-12,IEICE-CPSY-2016-01-12,IEICE-RECONF-2016-01-12 


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