電子情報通信学会 研究会発表申込システム
講演論文 詳細
技報閲覧サービス
技報オンライン
‥‥ (ESS/通ソ/エレソ/ISS)
技報アーカイブ
‥‥ (エレソ/通ソ)
 トップに戻る 前のページに戻る   [Japanese] / [English] 

講演抄録/キーワード
講演名 2015-12-17 10:40
MIPSベースプロセッサのTLB機構の改良による高性能化
武藤 郡佐々木敬泰深澤祐樹近藤利夫三重大ICD2015-65 CPSY2015-78 エレソ技報アーカイブへのリンク:ICD2015-65
抄録 (和) 異種のプロセッサコアを複数搭載したヘテロジニアスマルチコアプロセッサ(HMP)の研究開発が広く行われているが,性能や特徴の異なるコアを複数用意する必要があるため設計が困難という問題がある.そこで,著者らはパラメータを変更することで容易に性能を変更でき,かつ論理合成可能なMIPS32ベースのスーパスカラプロセッサを設計している.MIPS32のメモリ管理機構では,高速なアドレス変換を実現するためにCAMベースのTLB(Translation Lookaside Buffer)が用いられている.一般にTLBのエントリ数を増加させることでメモリアクセスに関する性能を向上することができるが,MIPS32 ISAではTLBのエントリ数の最大値が64と定められており,既存のソフトウェアとの互換性を維持したままでTLBの容量を増加させることは難しい.そこで,本研究では実行時に動的にコードを解析し,64エントリのTLBと同様の振る舞いをするMIPS32ベースプロセッサ向け大容量TLBを提案する.シミュレーションにより提案手法の性能評価を行った結果,従来のソフトウェアを改変することなく性能向上を得られることを確認した. 
(英) TLB is onw of the important modules to enhance memory access performance. Generally, increasing the number of TLB entries contributes TLB hit rate and performance improvement. However, MIPS32 ISA limits the number of TLB entries to 64. This paper proposes mechanism to increase TLB entries without breaking binary compatibility. Our approach analyzes executing code related to TLB access dynamically, and behaves like 64-entry TLB. According to our simulation results, our approach can improve TLB hit rate without breaking binary compatibility.
キーワード (和) TLB / MIPS / ハイパフォーマンス / 組み込みプロセッサ / / / /  
(英) TLB / MIPS / high performance / embedded processor / / / /  
文献情報 信学技報, vol. 115, no. 374, CPSY2015-78, pp. 13-18, 2015年12月.
資料番号 CPSY2015-78 
発行日 2015-12-10 (ICD, CPSY) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード ICD2015-65 CPSY2015-78 エレソ技報アーカイブへのリンク:ICD2015-65

研究会情報
研究会 ICD CPSY  
開催期間 2015-12-17 - 2015-12-18 
開催地(和) 京都工芸繊維大学 
開催地(英) Kyoto Institute of Technology 
テーマ(和) 学生・若手研究会 
テーマ(英)  
講演論文情報の詳細
申込み研究会 CPSY 
会議コード 2015-12-ICD-CPSY 
本文の言語 日本語 
タイトル(和) MIPSベースプロセッサのTLB機構の改良による高性能化 
サブタイトル(和)  
タイトル(英) Improvement of TLB performance of MIPS-based processor 
サブタイトル(英)  
キーワード(1)(和/英) TLB / TLB  
キーワード(2)(和/英) MIPS / MIPS  
キーワード(3)(和/英) ハイパフォーマンス / high performance  
キーワード(4)(和/英) 組み込みプロセッサ / embedded processor  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 武藤 郡 / Gun Muto / ムトウ グン
第1著者 所属(和/英) 三重大学 (略称: 三重大)
Mie University (略称: Mie Univ.)
第2著者 氏名(和/英/ヨミ) 佐々木 敬泰 / Takahiro Sasaki / ササキ タカヒロ
第2著者 所属(和/英) 三重大学 (略称: 三重大)
Mie University (略称: Mie Univ.)
第3著者 氏名(和/英/ヨミ) 深澤 祐樹 / Yuki Fukazawa / フカザワ ユウキ
第3著者 所属(和/英) 三重大学 (略称: 三重大)
Mie University (略称: Mie Univ.)
第4著者 氏名(和/英/ヨミ) 近藤 利夫 / Toshio Kondo / コンドウ トシオ
第4著者 所属(和/英) 三重大学 (略称: 三重大)
Mie University (略称: Mie Univ.)
第5著者 氏名(和/英/ヨミ) / /
第5著者 所属(和/英) (略称: )
(略称: )
第6著者 氏名(和/英/ヨミ) / /
第6著者 所属(和/英) (略称: )
(略称: )
第7著者 氏名(和/英/ヨミ) / /
第7著者 所属(和/英) (略称: )
(略称: )
第8著者 氏名(和/英/ヨミ) / /
第8著者 所属(和/英) (略称: )
(略称: )
第9著者 氏名(和/英/ヨミ) / /
第9著者 所属(和/英) (略称: )
(略称: )
第10著者 氏名(和/英/ヨミ) / /
第10著者 所属(和/英) (略称: )
(略称: )
第11著者 氏名(和/英/ヨミ) / /
第11著者 所属(和/英) (略称: )
(略称: )
第12著者 氏名(和/英/ヨミ) / /
第12著者 所属(和/英) (略称: )
(略称: )
第13著者 氏名(和/英/ヨミ) / /
第13著者 所属(和/英) (略称: )
(略称: )
第14著者 氏名(和/英/ヨミ) / /
第14著者 所属(和/英) (略称: )
(略称: )
第15著者 氏名(和/英/ヨミ) / /
第15著者 所属(和/英) (略称: )
(略称: )
第16著者 氏名(和/英/ヨミ) / /
第16著者 所属(和/英) (略称: )
(略称: )
第17著者 氏名(和/英/ヨミ) / /
第17著者 所属(和/英) (略称: )
(略称: )
第18著者 氏名(和/英/ヨミ) / /
第18著者 所属(和/英) (略称: )
(略称: )
第19著者 氏名(和/英/ヨミ) / /
第19著者 所属(和/英) (略称: )
(略称: )
第20著者 氏名(和/英/ヨミ) / /
第20著者 所属(和/英) (略称: )
(略称: )
講演者
発表日時 2015-12-17 10:40:00 
発表時間 25 
申込先研究会 CPSY 
資料番号 IEICE-ICD2015-65,IEICE-CPSY2015-78 
巻番号(vol) IEICE-115 
号番号(no) no.373(ICD), no.374(CPSY) 
ページ範囲 pp.13-18 
ページ数 IEICE-6 
発行日 IEICE-ICD-2015-12-10,IEICE-CPSY-2015-12-10 


[研究会発表申込システムのトップページに戻る]

[電子情報通信学会ホームページ]


IEICE / 電子情報通信学会