電子情報通信学会 研究会発表申込システム
講演論文 詳細
技報閲覧サービス
技報オンライン
‥‥ (ESS/通ソ/エレソ/ISS)
技報アーカイブ
‥‥ (エレソ/通ソ)
 トップに戻る 前のページに戻る   [Japanese] / [English] 

講演抄録/キーワード
講演名 2015-12-03 14:10
キャッシュヒット率の向上のための基本ブロックのアドレスオフセットの探索
後藤潤哉石浦菜岐佐関西学院大
技報オンラインサービス実施中(エレソは開催日の前後のみ)  エレソ技報アーカイブはこちら
抄録 (和) 本稿では, プログラムの基本ブロックの前にキャッシュブロックサイズよりも細かい単位でオフセットを挿入することにより, 命令メモリのキャッシュミスを削減する手法を提案する. 本手法では, キャッシュシミュレーションに基づいて, キャッシュミス数を最小化するオフセットの組み合わせを求める. 可能なオフセットの組み合わせを全探索すると, オフセット挿入箇所の指数に比例する計算時間が必要になるため, 本稿ではシミュレーテッドアニーリングにより解の探索を行う.1レベルのダイレクトマッピングキャッシュを想定し, 7つのベンチマークに対して, 実験を行ったところ, 30箇所のオフセット挿入によって平均約10%のキャッシュミスを削減することができた. 
(英) This article proposes a method of reducing cache misses on an instruction memory by inserting offsets before basic blocks of a given program. The addresses of the basic blocks are adjusted by a unit smaller than the cache block size. A combination of the offsets that minimizes cache miss counts, which are computed by cache simulation, is searched. Since exhaustive search would require time exponential to the number of the offsets, the solution is searched by simulated annealing. An experiment on 7 benchmarks, assuming a single-level direct-mapping instruction cache, resulted in about 10% reduction in the cache miss count on average.
キーワード (和) キャッシュメモリ / シミュレーテッドアニーリング / オフセット / キャッシュミス率 / 基本ブロック / / /  
(英) cache memory / simulated annealing / offset / cache miss rate / basic block / / /  
文献情報 信学技報, vol. 115, no. 338, VLD2015-74, pp. 237-241, 2015年12月.
資料番号 VLD2015-74 
発行日 2015-11-24 (VLD, DC) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 VLD DC IPSJ-SLDM CPSY RECONF ICD CPM  
開催期間 2015-12-01 - 2015-12-03 
開催地(和) 長崎県勤労福祉会館 
開催地(英) Nagasaki Kinro Fukushi Kaikan 
テーマ(和) デザインガイア2015 -VLSI設計の新しい大地- 
テーマ(英) Design Gaia 2015 -New Field of VLSI Design- 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2015-12-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM 
本文の言語 日本語 
タイトル(和) キャッシュヒット率の向上のための基本ブロックのアドレスオフセットの探索 
サブタイトル(和)  
タイトル(英) Exploration of Address Offsets of Basic Blocks for Cache Hit Ratio Improvement 
サブタイトル(英)  
キーワード(1)(和/英) キャッシュメモリ / cache memory  
キーワード(2)(和/英) シミュレーテッドアニーリング / simulated annealing  
キーワード(3)(和/英) オフセット / offset  
キーワード(4)(和/英) キャッシュミス率 / cache miss rate  
キーワード(5)(和/英) 基本ブロック / basic block  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 後藤 潤哉 / Junya Goto / ゴトウ ジュンヤ
第1著者 所属(和/英) 関西学院大学 (略称: 関西学院大)
KWANSEI GAKUIN University (略称: K.G.)
第2著者 氏名(和/英/ヨミ) 石浦 菜岐佐 / Nagisa Ishiura / イシウラ ナギサ
第2著者 所属(和/英) 関西学院大学 (略称: 関西学院大)
KWANSEI GAKUIN University (略称: K.G.)
第3著者 氏名(和/英/ヨミ) / /
第3著者 所属(和/英) (略称: )
(略称: )
第4著者 氏名(和/英/ヨミ) / /
第4著者 所属(和/英) (略称: )
(略称: )
第5著者 氏名(和/英/ヨミ) / /
第5著者 所属(和/英) (略称: )
(略称: )
第6著者 氏名(和/英/ヨミ) / /
第6著者 所属(和/英) (略称: )
(略称: )
第7著者 氏名(和/英/ヨミ) / /
第7著者 所属(和/英) (略称: )
(略称: )
第8著者 氏名(和/英/ヨミ) / /
第8著者 所属(和/英) (略称: )
(略称: )
第9著者 氏名(和/英/ヨミ) / /
第9著者 所属(和/英) (略称: )
(略称: )
第10著者 氏名(和/英/ヨミ) / /
第10著者 所属(和/英) (略称: )
(略称: )
第11著者 氏名(和/英/ヨミ) / /
第11著者 所属(和/英) (略称: )
(略称: )
第12著者 氏名(和/英/ヨミ) / /
第12著者 所属(和/英) (略称: )
(略称: )
第13著者 氏名(和/英/ヨミ) / /
第13著者 所属(和/英) (略称: )
(略称: )
第14著者 氏名(和/英/ヨミ) / /
第14著者 所属(和/英) (略称: )
(略称: )
第15著者 氏名(和/英/ヨミ) / /
第15著者 所属(和/英) (略称: )
(略称: )
第16著者 氏名(和/英/ヨミ) / /
第16著者 所属(和/英) (略称: )
(略称: )
第17著者 氏名(和/英/ヨミ) / /
第17著者 所属(和/英) (略称: )
(略称: )
第18著者 氏名(和/英/ヨミ) / /
第18著者 所属(和/英) (略称: )
(略称: )
第19著者 氏名(和/英/ヨミ) / /
第19著者 所属(和/英) (略称: )
(略称: )
第20著者 氏名(和/英/ヨミ) / /
第20著者 所属(和/英) (略称: )
(略称: )
講演者
発表日時 2015-12-03 14:10:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2015-74,IEICE-DC2015-70 
巻番号(vol) IEICE-115 
号番号(no) no.338(VLD), no.339(DC) 
ページ範囲 pp.237-241 
ページ数 IEICE-5 
発行日 IEICE-VLD-2015-11-24,IEICE-DC-2015-11-24 


[研究会発表申込システムのトップページに戻る]

[電子情報通信学会ホームページ]


IEICE / 電子情報通信学会