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講演抄録/キーワード
講演名 2015-12-03 12:05
タイミングエラー予測回路によるデータ依存最適化回路設計とそのFPGA評価
川村一志柳澤政生戸川 望早大
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抄録 (和) LSI内部のパス遅延及び遷移確率は入力データに応じて様々に変動する.
この性質を利用することで計算精度をわずかに落としながらも高速に動作するLSIの設計が可能になる.
入力データにもとづき対象回路中で最適化すべきコーンを特定するため,提案アルゴリズムは仮想的にクロック周期を変化させ,タイミングエラー予測回路により対象回路の動作をシミュレーションする.
このシミュレーションは高速に実行可能であり,適用範囲が広い特長を持つ.
本稿ではISCAS85ベンチマークを対象にFPGA上で回路動作シミュレーションし,商用設計ツールを用いてコーン最適化を実行した結果を報告する.
評価実験において,2.1%以下の計算誤差を許容する制約のもと提案アルゴリズムにより最適化された回路は,誤差を許容しない場合と比べて最大16.7%高速化することに成功した.
本実験の結果は,提案アルゴリズムによる高速化の効果が入力データに応じて変化することも示す. 
(英) The propagation delay and the transition probability along each path inside an LSI widely vary depending on input data, and this property can be exploited to design high-performance approximation circuit with a negligible error rate.
In order to identify cones to be optimized based on input data, for a target circuit, our proposed algorithm virtually varies the operating clock frequency and simulates its behavior by incorporating timing error prediction circuits into it.
This simulation can be run at a fast speed and applied in a wide range of situations.
For the implementation and evaluation of our algorithm, we construct a novel design flow which identifies cones to be optimized on FPGA and then optimizes them by using a commercially available design tool.
In this paper, our algorithm is applied to ISCAS85 benchmarks.
Experimental results show that our algorithm can achieve performance increase by up to 16.7% within acceptable error rate of 2.1% compared with conventional design techniques.
These results also show that the efficiency of our algorithm varies depending on input data.
キーワード (和) 概算(approximation)回路設計 / 入力データ依存 / タイミングエラー予測回路 / FPGA / / / /  
(英) approximation circuit design / input data dependent / timing error prediction circuit / FPGA / / / /  
文献情報 信学技報, vol. 115, no. 338, VLD2015-66, pp. 183-188, 2015年12月.
資料番号 VLD2015-66 
発行日 2015-11-24 (VLD, DC) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 VLD DC IPSJ-SLDM CPSY RECONF ICD CPM  
開催期間 2015-12-01 - 2015-12-03 
開催地(和) 長崎県勤労福祉会館 
開催地(英) Nagasaki Kinro Fukushi Kaikan 
テーマ(和) デザインガイア2015 -VLSI設計の新しい大地- 
テーマ(英) Design Gaia 2015 -New Field of VLSI Design- 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2015-12-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM 
本文の言語 日本語 
タイトル(和) タイミングエラー予測回路によるデータ依存最適化回路設計とそのFPGA評価 
サブタイトル(和)  
タイトル(英) A Data-dependent Approximation-circuit Design using Timing-error Prediction Scheme and its Evaluations on FPGA 
サブタイトル(英)  
キーワード(1)(和/英) 概算(approximation)回路設計 / approximation circuit design  
キーワード(2)(和/英) 入力データ依存 / input data dependent  
キーワード(3)(和/英) タイミングエラー予測回路 / timing error prediction circuit  
キーワード(4)(和/英) FPGA / FPGA  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 川村 一志 / Kazushi Kawamura / カワムラ カズシ
第1著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第2著者 氏名(和/英/ヨミ) 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ
第2著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第3著者 氏名(和/英/ヨミ) 戸川 望 / Nozomu Togawa / トガワ ノゾム
第3著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
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講演者
発表日時 2015-12-03 12:05:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2015-66,IEICE-DC2015-62 
巻番号(vol) IEICE-115 
号番号(no) no.338(VLD), no.339(DC) 
ページ範囲 pp.183-188 
ページ数 IEICE-6 
発行日 IEICE-VLD-2015-11-24,IEICE-DC-2015-11-24 


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