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講演抄録/キーワード
講演名 2015-12-03 14:10
非同期式回路を用いたピーク電流抑制型バンドパスフィルタの実装と評価
石川達也黒川 敦今井 雅弘前大
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抄録 (和) 同期式回路では,タイミング信号であるクロックが動作することにより一定周期でピーク電流が流れる.このピーク電流が原因となり,同期式回路では一定周波数の電磁波が発生しやすく,結果としてノイズが発生する.回路が大規模であるほど,ピーク電流が大きくなり,ノイズの発生が顕著になる.対して,非同期式回路では,レジスタ間で必要な箇所が必要な場合にのみ,要求-応答ハンドシェイクプロトコルに基づきタイミング信号が動作するので,電流は平坦化される.本研究では,現在の主流である同期式回路に代わり,ピーク電流を抑制できる非同期式回路を130nmプロセステクノロジによりバンドパスフィルタとして実装し,ノイズ特性を含めた性能を同期式回路と定量的に比較・評価する. 
(英) In synchronous circuits, peak currents flow at a constant frequency since a global clock signal which is a timing signal activates storage elements in the whole chip. Electromagnetic waves with the constant frequency may occur in synchronous circuits due to the peak currents. As a result, several noises occur. As a circuit size increases, the influence of the noises becomes remarkable since peak currents increase. On the other hand, in asynchronous circuits, peak currents are flattened since timing signals perform based on the request-and-acknowledge handshaking protocol only when and where they are needed between registers. In this research, we implemented some asynchronous bandpass filter circuits using 130nm process technology which can reduce peak currents, instead of synchronous circuits which are commonly used now. Then, their performances including the noise characteristics are compared with those of synchronous bandpass filter circuits.
キーワード (和) ディペンダブル技術 / 非同期式回路 / フィルタ回路 / MOUSETRAP回路 / HSPICE / Verilog / /  
(英) Dependable Technology / Asynchronous Circuit / Filter Circuit / MOUSETRAP Circuit / HSPICE / Verilog / /  
文献情報 信学技報, vol. 115, no. 338, VLD2015-68, pp. 195-200, 2015年12月.
資料番号 VLD2015-68 
発行日 2015-11-24 (VLD, DC) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 VLD DC IPSJ-SLDM CPSY RECONF ICD CPM  
開催期間 2015-12-01 - 2015-12-03 
開催地(和) 長崎県勤労福祉会館 
開催地(英) Nagasaki Kinro Fukushi Kaikan 
テーマ(和) デザインガイア2015 -VLSI設計の新しい大地- 
テーマ(英) Design Gaia 2015 -New Field of VLSI Design- 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2015-12-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM 
本文の言語 日本語 
タイトル(和) 非同期式回路を用いたピーク電流抑制型バンドパスフィルタの実装と評価 
サブタイトル(和)  
タイトル(英) Implementation and Evaluation of Peak Current Reduction Bandpass Filter using Asynchronous Circuits 
サブタイトル(英)  
キーワード(1)(和/英) ディペンダブル技術 / Dependable Technology  
キーワード(2)(和/英) 非同期式回路 / Asynchronous Circuit  
キーワード(3)(和/英) フィルタ回路 / Filter Circuit  
キーワード(4)(和/英) MOUSETRAP回路 / MOUSETRAP Circuit  
キーワード(5)(和/英) HSPICE / HSPICE  
キーワード(6)(和/英) Verilog / Verilog  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 石川 達也 / Tatsuya Ishikawa / イシカワ タツヤ
第1著者 所属(和/英) 弘前大学 (略称: 弘前大)
Hirosaki University (略称: Hirosaki Univ.)
第2著者 氏名(和/英/ヨミ) 黒川 敦 / Atsushi Kurokawa / クロカワ アツシ
第2著者 所属(和/英) 弘前大学 (略称: 弘前大)
Hirosaki University (略称: Hirosaki Univ.)
第3著者 氏名(和/英/ヨミ) 今井 雅 / Masashi Imai / イマイ マサシ
第3著者 所属(和/英) 弘前大学 (略称: 弘前大)
Hirosaki University (略称: Hirosaki Univ.)
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講演者
発表日時 2015-12-03 14:10:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2015-68,IEICE-DC2015-64 
巻番号(vol) IEICE-115 
号番号(no) no.338(VLD), no.339(DC) 
ページ範囲 pp.195-200 
ページ数 IEICE-6 
発行日 IEICE-VLD-2015-11-24,IEICE-DC-2015-11-24 


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