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講演抄録/キーワード
講演名 2015-12-02 16:20
CMOS回路の1次元レイアウト面積最小化問題に対する高速化のためのSATへの定式化
増子 駿小平行秀会津大
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抄録 (和) 集積回路のレイアウト設計では,製造コストの削減やチップの歩留まり向上などのために,レイアウト面積の最小化が望まれる.本稿では,CMOS回路に対して,レイアウトの高さが調整可能な1次元レイアウトを扱う.CMOS回路の1次元レイアウトでは,レイアウトの幅の最小化が拡散共有数の最大化に対応し,レイアウトの高さの最小化がトラック数の最小化に対応する.これまでに,SATソルバにより,トラック数が最小という条件の下で拡散共有数を最大化することで,CMOS回路のレイアウト面積を最小化する手法が提案された.しかし,この手法では制約や目的関数には効率的でないSATへの定式化があり,計算時間が長い.そこで,本稿では,各制約や目的関数に対して,高速化のための新たなSATへの定式化を提案し,計算機実験により,その効果を比較する. 
(英) In layout design for LSI circuits, the layout area is minimized to reduce the fabrication cost and to increase the yield of LSI chips. In this thesis, we focus on a 1D layout design of CMOS circuits, where the height can be fixed. In the 1D layout of CMOS circuits, the width minimization corresponds to the maximization of the number of shared diffusions and the height minimization corresponds to the minimization of the number of tracks. The 1D layout area minimization method using SAT solver has been proposed for CMOS circuits so that the number of shared diffusions is maximized with the minimum number of tracks. However, since the formulations of the constraints and the objective function to SAT are ineffective in the existing method, its computational time is long. In this research, we propose new formulations of constraints and an objective function to SAT for acceleration. To confirm the effectiveness of the proposed method, the experimental results between the existing method and the proposed method are compared.
キーワード (和) CMOS回路 / 1次元レイアウト / レイアウト面積最小化 / SAT / 高速化 / / /  
(英) CMOS circuit / 1D layout / layout area minimization / SAT / acceleration / / /  
文献情報 信学技報, vol. 115, no. 338, VLD2015-51, pp. 81-86, 2015年12月.
資料番号 VLD2015-51 
発行日 2015-11-24 (VLD, DC) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 VLD DC IPSJ-SLDM CPSY RECONF ICD CPM  
開催期間 2015-12-01 - 2015-12-03 
開催地(和) 長崎県勤労福祉会館 
開催地(英) Nagasaki Kinro Fukushi Kaikan 
テーマ(和) デザインガイア2015 -VLSI設計の新しい大地- 
テーマ(英) Design Gaia 2015 -New Field of VLSI Design- 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2015-12-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM 
本文の言語 日本語 
タイトル(和) CMOS回路の1次元レイアウト面積最小化問題に対する高速化のためのSATへの定式化 
サブタイトル(和)  
タイトル(英) Formulation to SAT for Acceleration in 1D Layout Area Minimization of CMOS circuits 
サブタイトル(英)  
キーワード(1)(和/英) CMOS回路 / CMOS circuit  
キーワード(2)(和/英) 1次元レイアウト / 1D layout  
キーワード(3)(和/英) レイアウト面積最小化 / layout area minimization  
キーワード(4)(和/英) SAT / SAT  
キーワード(5)(和/英) 高速化 / acceleration  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 増子 駿 / Hayato Mashiko / マシコ ハヤト
第1著者 所属(和/英) 会津大学 (略称: 会津大)
The University of Aizu (略称: Univ. of Aizu)
第2著者 氏名(和/英/ヨミ) 小平 行秀 / Yukihide Kohira / コヒラ ユキヒデ
第2著者 所属(和/英) 会津大学 (略称: 会津大)
The University of Aizu (略称: Univ. of Aizu)
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講演者
発表日時 2015-12-02 16:20:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2015-51,IEICE-DC2015-47 
巻番号(vol) IEICE-115 
号番号(no) no.338(VLD), no.339(DC) 
ページ範囲 pp.81-86 
ページ数 IEICE-6 
発行日 IEICE-VLD-2015-11-24,IEICE-DC-2015-11-24 


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