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| 講演抄録／キーワード | ||
| 講演名 | 2015-12-02 14:10 フラクショナル位相選択法によりジッタ特性を改善した高速起動完全デジタルCDR回路の設計 ○峠 仁人・飯塚哲也・名倉 徹（東大）・三浦 賢・村上芳道（ザインエレクトロニクス）・浅田邦博（東大）  CPM2015-130 ICD2015-55 エレソ技報アーカイブへのリンク：CPM2015-130 ICD2015-55 |
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| 抄録 | （和） | 待機電力が極めて低く、かつ待機状態からの瞬時の起動が可能な高速起動完全デジタルCDR 回路を提案す る。提案するCDR 回路はインバータ列で構成された遅延線を共有する時間-デジタル変換器と位相選択回路を使用し、 数ビットのプリアンブル信号から入力データの周波数を検出することで高速な周波数ロックを実現する。本CDR 回路 はスタンダードセルベースのデジタル回路により構成されており、待機時にはダイナミック電力を消費しない。その ため提案回路は、特にIoE 向けのアプリケーションなど間欠的な動作を行うデバイスの消費電力削減に効果的である。 本設計では従来の高速ロック型CDR 回路に対して新たにフラクショナル位相選択法を採用することで、ジッタ特性を 改善した。65 nm FD-SOI プロセスにて設計を行い、シミュレーションにより動作検証したところ、面積は0.21mm2、 動作データレートは1.2-2.3 Gbps となった。 |
| （英） | A quick-lock all-digital Clock-Data Recovery circuit that does not require a reference clock is propposed. Internal Time-to-Digital Converter and Phase Selector share a set of inverter-based delay lines and that enables quick frequency locking by using few bits of preamble signal. This CDR circuit is composed of standard-cell-based digital circuit and does not consume dynamic power in its stand-by phase. Therefore, the proposed circuit is suitable especially for Internet-of-Everything applications that work intemittently and demand small power consumption. In this design, newly-proposed fractional-phase-selection technique is introduced to ameliorate its jitter tolerance. A proof-of-concept design is implemented in a 65 nm FD-SOI process and verified by simulations. The circuit works from 1.2 to 2.3 Gbps and consumes 22.3mW at 2.3 Gbps while occupying 0.21mm2. |
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| キーワード | （和） | CDR / クロックデータ再生回路 / 参照クロック不要 / 高速起動 / 完全デジタル / / / |
| （英） | Clock-Data Recovery / Burst-Mode CDR / Refelence-Less / All-Digital / / / / | |
| 文献情報 | 信学技報, vol. 115, no. 341, ICD2015-55, pp. 17-22, 2015年12月. | |
| 資料番号 | ICD2015-55 | |
| 発行日 | 2015-11-24 (CPM, ICD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPM2015-130 ICD2015-55 エレソ技報アーカイブへのリンク：CPM2015-130 ICD2015-55 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2015-12-01 - 2015-12-03 |
| 開催地（和） | 長崎県勤労福祉会館 |
| 開催地（英） | Nagasaki Kinro Fukushi Kaikan |
| テーマ（和） | デザインガイア2015 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2015 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2015-12-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | フラクショナル位相選択法によりジッタ特性を改善した高速起動完全デジタルCDR回路の設計 |
| サブタイトル（和） | |
| タイトル（英） | A Design of a Quick-Lock All-Digital CDR with Improved Jitter Performance by Fractional Phase Selection Technique |
| サブタイトル（英） | |
| キーワード(1)（和/英） | CDR / Clock-Data Recovery |
| キーワード(2)（和/英） | クロックデータ再生回路 / Burst-Mode CDR |
| キーワード(3)（和/英） | 参照クロック不要 / Refelence-Less |
| キーワード(4)（和/英） | 高速起動 / All-Digital |
| キーワード(5)（和/英） | 完全デジタル / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 峠 仁人 / Norihito Tohge / トウゲ ノリヒト |
| 第1著者 所属（和/英） | 東京大学 (略称： 東大) The University of Tokyo (略称： Univ. of Tokyo) |
| 第2著者 氏名（和/英/ヨミ） | 飯塚 哲也 / Tetsuya Iizuka / イイヅカ テツヤ |
| 第2著者 所属（和/英） | 東京大学 (略称： 東大) The University of Tokyo (略称： Univ. of Tokyo) |
| 第3著者 氏名（和/英/ヨミ） | 名倉 徹 / Toru Nakura / ナクラ トオル |
| 第3著者 所属（和/英） | 東京大学 (略称： 東大) The University of Tokyo (略称： Univ. of Tokyo) |
| 第4著者 氏名（和/英/ヨミ） | 三浦 賢 / Satoshi Miura / ミウラ サトシ |
| 第4著者 所属（和/英） | ザインエレクトロニクス株式会社 (略称： ザインエレクトロニクス) THine Electronics, Inc. (略称： THine) |
| 第5著者 氏名（和/英/ヨミ） | 村上 芳道 / Yoshimichi Murakami / ムラカミ ヨシミチ |
| 第5著者 所属（和/英） | ザインエレクトロニクス株式会社 (略称： ザインエレクトロニクス) THine Electronics, Inc. (略称： THine) |
| 第6著者 氏名（和/英/ヨミ） | 浅田 邦博 / Kunihiro Asada / アサダ クニヒロ |
| 第6著者 所属（和/英） | 東京大学 (略称： 東大) The University of Tokyo (略称： Univ. of Tokyo) |
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| 講演者 | 第1著者 |
| 発表日時 | 2015-12-02 14:10:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ICD |
| 資料番号 | CPM2015-130, ICD2015-55 |
| 巻番号（vol） | vol.115 |
| 号番号（no） | no.340(CPM), no.341(ICD) |
| ページ範囲 | pp.17-22 |
| ページ数 | 6 |
| 発行日 | 2015-11-24 (CPM, ICD) |
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