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講演抄録/キーワード
講演名 2015-06-20 16:15
少構成メモリ論理セルSLM向けテクノロジマッピング手法の検討
荒木 亮飯田全広尼崎太樹久我守弘末吉敏則熊本大RECONF2015-27
抄録 (和) 現在,FPGA(Field Programmable Gate Array)の論理セルとして広く用いられているLUT(Look-Up Table)は任意の論理関数を実装することが可能であるが,入力数に応じてメモリのビット数が指数関数的に増加する.我々は回路中に出現する論理関数の特徴に着目し,少メモリで論理関数を実装可能なSLM(Scalable Logic Module)アーキテクチャを提案している.SLMはシャノン展開を利用した階層構造をとることで,少構成メモリ数で入力数の拡張が可能である反面,同入力のLUTに比べ実装できる論理関数の種類に制約があり,テクノロジマッピング後の論理セル数が多くなる傾向がある.本稿では,SLMを対象としたテクノロジマッピング手法として,LUTを対象としたマッピングアルゴリズムをベースに,(a)論理フィルタ,(b)関数分解手法,(c)論理フィルタ+関数分解手法を適用する.その結果,(c)論理フィルタ+関数分解手法は,(a)論理フィルタに対し, 論理セル数が8%改善された. 
(英) In order to implement logic functions, conventional field-programmable gate arrays (FPGAs) employs look-up tables (LUTs) as programmable logic cells. Although, a k-input LUT can implement any k-input logic function, it needs a large amount of configuration memory. In our previous work, we have proposed scalable logic modules (SLMs) based on Shannon's expansion. SLMs can expand its input width with less configuration memory. On the other hand, the number of SLM logic cell is larger than LUTs after technology mapping. In this paper, we evaluate 3 technology mapping methods for the SLM. They are (a)logic filter, (b)functional decomposition, (c)both logic filter and functional decomposition. As a result, the number of logic cell of (c)both logic filter and functional decomposition is 8% less than (a)logic filter.
キーワード (和) FPGA / 論理セル / SLM / テクノロジマッピング / シャノン展開 / / /  
(英) FPGA / logic cell / Scalable Logic Module / technology mapping / SLM / Shannon's expansion / /  
文献情報 信学技報, vol. 115, no. 109, RECONF2015-27, pp. 147-152, 2015年6月.
資料番号 RECONF2015-27 
発行日 2015-06-12 (RECONF) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
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技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
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本技術報告は査読を経ていない技術報告であり,推敲を加えられていずれかの場に発表されることがあります.
PDFダウンロード RECONF2015-27

研究会情報
研究会 RECONF  
開催期間 2015-06-19 - 2015-06-20 
開催地(和) 京都大学 
開催地(英) Kyoto University 
テーマ(和) 「十周年記念研究会」 リコンフィギャラブルシステム、一般 
テーマ(英) the 10th anniversary celebration of RECONF: Reconfigurable Systems, etc. 
講演論文情報の詳細
申込み研究会 RECONF 
会議コード 2015-06-RECONF 
本文の言語 日本語 
タイトル(和) 少構成メモリ論理セルSLM向けテクノロジマッピング手法の検討 
サブタイトル(和)  
タイトル(英) A Technology Mapping Method for Scalable Logic Module 
サブタイトル(英)  
キーワード(1)(和/英) FPGA / FPGA  
キーワード(2)(和/英) 論理セル / logic cell  
キーワード(3)(和/英) SLM / Scalable Logic Module  
キーワード(4)(和/英) テクノロジマッピング / technology mapping  
キーワード(5)(和/英) シャノン展開 / SLM  
キーワード(6)(和/英) / Shannon's expansion  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 荒木 亮 / Ryo Araki / アラキ リョウ
第1著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ)
第2著者 氏名(和/英/ヨミ) 飯田 全広 / Masahiro Iida / イイダ マサヒロ
第2著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ)
第3著者 氏名(和/英/ヨミ) 尼崎 太樹 / Motoki Amagasaki / アマガサキ モトキ
第3著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ)
第4著者 氏名(和/英/ヨミ) 久我 守弘 / Morihiro Kuga / クガ モリヒロ
第4著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ)
第5著者 氏名(和/英/ヨミ) 末吉 敏則 / Toshinori Sueyoshi / スエヨシ トシノリ
第5著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ)
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講演者
発表日時 2015-06-20 16:15:00 
発表時間 25 
申込先研究会 RECONF 
資料番号 IEICE-RECONF2015-27 
巻番号(vol) IEICE-115 
号番号(no) no.109 
ページ範囲 pp.147-152 
ページ数 IEICE-6 
発行日 IEICE-RECONF-2015-06-12 


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