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講演抄録/キーワード
講演名 2015-06-19 12:00
高速シリアル通信機構をもつ3次元FPGAの面積最適化
竹内悠登趙 謙尼崎太樹飯田全広久我守弘末吉敏則熊本大RECONF2015-4
抄録 (和) 微細化に依存しないLSI(Large Scale Integration)の性能向上の手段として,3次元積層技術が注目されている.
しかし,垂直配線として用いられるTSV(Through Silicon Via)は面積オーバーヘッドが大きく,特に配線量の多いFPGA(Field Programmable Gate Array)においてはTSVの個数が大きな課題となっている.
我々の研究グループではFPGAを論理層と配線層に分割したface-down積層FPGAを提案し,face-down積層FPGA間を高速シリアル通信させることでTSVの個数を最小化しつつ集積度を向上させている.
本論文では提案3次元FPGAを対象に面積優先の回路分割手法を提案しその評価を行う.
2次元FPGAと4層で構成された3次元FPGAの比較を行い,動作遅延は平均10.78%増加したが,回路面積を平均70.21%削減できた. 
(英) Three-dimensional (3D) stacking technology is attractive for providing another way to improve the performance of the large scale integration (LSI) rather than miniaturization. However, because the through-silicon-via (TSV) of the vertical connection has a large area overhead, it is necessary to reduce the quantity of vertical routing resources that heavily required by the field-programmable gate array (FPGA). In this paper, we first create a face-down stacked FPGA by dividing routing and logic resources into different layers. Then, in order to minimize the number of TSVs and improve integration, face-down stacked FPGAs are connected by high speed serial links. The evaluation on the proposed 3D FPGA is performed with an area-minimized circuit partitioning method. Results show that a four layers 3D FPGA has a 10.78% slower delay while 70.21% smaller area than a 2D FPGA on average.
キーワード (和) 3次元FPGA / 高速シリアル通信 / TSV / metis / / / /  
(英) 3D-FPGA / High speed serial communication / TSV / / / / /  
文献情報 信学技報, vol. 115, no. 109, RECONF2015-4, pp. 17-22, 2015年6月.
資料番号 RECONF2015-4 
発行日 2015-06-12 (RECONF) 
ISSN Print edition: ISSN 0913-5685    Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
査読に
ついて
本技術報告は査読を経ていない技術報告であり,推敲を加えられていずれかの場に発表されることがあります.
PDFダウンロード RECONF2015-4

研究会情報
研究会 RECONF  
開催期間 2015-06-19 - 2015-06-20 
開催地(和) 京都大学 
開催地(英) Kyoto University 
テーマ(和) 「十周年記念研究会」 リコンフィギャラブルシステム、一般 
テーマ(英) the 10th anniversary celebration of RECONF: Reconfigurable Systems, etc. 
講演論文情報の詳細
申込み研究会 RECONF 
会議コード 2015-06-RECONF 
本文の言語 日本語 
タイトル(和) 高速シリアル通信機構をもつ3次元FPGAの面積最適化 
サブタイトル(和)  
タイトル(英) An Area Optimization of 3D FPGA with high speed inter-layer communication link 
サブタイトル(英)  
キーワード(1)(和/英) 3次元FPGA / 3D-FPGA  
キーワード(2)(和/英) 高速シリアル通信 / High speed serial communication  
キーワード(3)(和/英) TSV / TSV  
キーワード(4)(和/英) metis /  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 竹内 悠登 / Yuto Takeuchi / タケウチ ユウト
第1著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ)
第2著者 氏名(和/英/ヨミ) 趙 謙 / Qian Zhao /
第2著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ)
第3著者 氏名(和/英/ヨミ) 尼崎 太樹 / Motoki Amagasaki / アマガサキ モトキ
第3著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ)
第4著者 氏名(和/英/ヨミ) 飯田 全広 / Masahiro Iida / イイダ マサヒロ
第4著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ)
第5著者 氏名(和/英/ヨミ) 久我 守弘 / Morihiro Kuga / クガ モリヒロ
第5著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ)
第6著者 氏名(和/英/ヨミ) 末吉 敏則 / Toshinori Sueyoshi / スエヨシ トシノリ
第6著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ)
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講演者 第1著者 
発表日時 2015-06-19 12:00:00 
発表時間 25分 
申込先研究会 RECONF 
資料番号 RECONF2015-4 
巻番号(vol) vol.115 
号番号(no) no.109 
ページ範囲 pp.17-22 
ページ数
発行日 2015-06-12 (RECONF) 


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