講演抄録/キーワード |
講演名 |
2015-06-19 12:00
高速シリアル通信機構をもつ3次元FPGAの面積最適化 ○竹内悠登・趙 謙・尼崎太樹・飯田全広・久我守弘・末吉敏則(熊本大) RECONF2015-4 |
抄録 |
(和) |
微細化に依存しないLSI(Large Scale Integration)の性能向上の手段として,3次元積層技術が注目されている.
しかし,垂直配線として用いられるTSV(Through Silicon Via)は面積オーバーヘッドが大きく,特に配線量の多いFPGA(Field Programmable Gate Array)においてはTSVの個数が大きな課題となっている.
我々の研究グループではFPGAを論理層と配線層に分割したface-down積層FPGAを提案し,face-down積層FPGA間を高速シリアル通信させることでTSVの個数を最小化しつつ集積度を向上させている.
本論文では提案3次元FPGAを対象に面積優先の回路分割手法を提案しその評価を行う.
2次元FPGAと4層で構成された3次元FPGAの比較を行い,動作遅延は平均10.78%増加したが,回路面積を平均70.21%削減できた. |
(英) |
Three-dimensional (3D) stacking technology is attractive for providing another way to improve the performance of the large scale integration (LSI) rather than miniaturization. However, because the through-silicon-via (TSV) of the vertical connection has a large area overhead, it is necessary to reduce the quantity of vertical routing resources that heavily required by the field-programmable gate array (FPGA). In this paper, we first create a face-down stacked FPGA by dividing routing and logic resources into different layers. Then, in order to minimize the number of TSVs and improve integration, face-down stacked FPGAs are connected by high speed serial links. The evaluation on the proposed 3D FPGA is performed with an area-minimized circuit partitioning method. Results show that a four layers 3D FPGA has a 10.78% slower delay while 70.21% smaller area than a 2D FPGA on average. |
キーワード |
(和) |
3次元FPGA / 高速シリアル通信 / TSV / metis / / / / |
(英) |
3D-FPGA / High speed serial communication / TSV / / / / / |
文献情報 |
信学技報, vol. 115, no. 109, RECONF2015-4, pp. 17-22, 2015年6月. |
資料番号 |
RECONF2015-4 |
発行日 |
2015-06-12 (RECONF) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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RECONF2015-4 |