講演抄録/キーワード |
講演名 |
2015-03-02 15:20
SATソルバと焼きなまし法によるMOS回路の1次元レイアウトの面積最小化手法 ○増子 駿・小平行秀(会津大) VLD2014-158 |
抄録 |
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キーワード |
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文献情報 |
信学技報, vol. 114, no. 476, VLD2014-158, pp. 31-36, 2015年3月. |
資料番号 |
VLD2014-158 |
発行日 |
2015-02-23 (VLD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
PDFダウンロード |
VLD2014-158 |
研究会情報 |
研究会 |
VLD |
開催期間 |
2015-03-02 - 2015-03-04 |
開催地(和) |
沖縄県青年会館 |
開催地(英) |
Okinawa Seinen Kaikan |
テーマ(和) |
システムオンシリコンを支える設計技術 |
テーマ(英) |
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講演論文情報の詳細 |
申込み研究会 |
VLD |
会議コード |
2015-03-VLD |
本文の言語 |
日本語 |
タイトル(和) |
SATソルバと焼きなまし法によるMOS回路の1次元レイアウトの面積最小化手法 |
サブタイトル(和) |
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タイトル(英) |
Area Minimization of One-Dimensional Layout for MOS Circuits by SAT Solver and Simulated Annealing |
サブタイトル(英) |
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第1著者 氏名(和/英/ヨミ) |
増子 駿 / Hayato Mashiko / マシコ ハヤト |
第1著者 所属(和/英) |
会津大学 (略称: 会津大)
The University of Aizu (略称: Univ. of Aizu) |
第2著者 氏名(和/英/ヨミ) |
小平 行秀 / Yukihide Kohira / |
第2著者 所属(和/英) |
会津大学 (略称: 会津大)
The University of Aizu (略称: Univ. of Aizu) |
第3著者 氏名(和/英/ヨミ) |
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第4著者 氏名(和/英/ヨミ) |
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講演者 |
第1著者 |
発表日時 |
2015-03-02 15:20:00 |
発表時間 |
25分 |
申込先研究会 |
VLD |
資料番号 |
VLD2014-158 |
巻番号(vol) |
vol.114 |
号番号(no) |
no.476 |
ページ範囲 |
pp.31-36 |
ページ数 |
6 |
発行日 |
2015-02-23 (VLD) |
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