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講演抄録/キーワード
講演名 2015-01-30 09:50
Vivado HLSを用いた数値計算ハードウェアの実装手法に関する検討
仲宗根宏貴長名保範長田康敬琉球大
技報オンラインサービス実施中
抄録 (和) 数値計算のアクセラレータとして、FPGA 上に専用の演算パイプラインを構築する手法がさまざまな分野 の科学技術計算において試されており、実効性能や消費電力などの面での有効性が期待されている。しかし、FPGA 上に専用の演算パイプラインを構築するには、ハードウェア記述言語によって回路設計を行う必要があり、これは物 理学や生命科学の研究者にとっては容易ではない。しかし、近年では浮動小数点演算をサポートする高位合成ツール も登場しており、これが数値計算アクセラレータの実装を容易にする可能性が充分に考えられる。そこで本研究では、 高位合成ツール Vivado HLS を用いて C 言語による数値計算ハードウェアを構成するための手法について、2 次元の 正方格子上で拡散方程式を解く回路をテストケースとして検討を行った。境界条件の与え方や数値積分の手法を変更 していくつかの実装を行い、パイプライン化やインライン展開などの最適化指示が効果的なケースとそうでないケー スがあることを確認した。これらの結果から、ある程度注意が必要であるものの、短い時間でさまざまな実装を試す ことが可能であり、数値計算のカーネルの実装において高位合成が有効な手段になりうると考えられる。 
(英) FPGAs are one of hopeful candidate of accelerator for scientific computing in near future. There are many attempts in various area of science, to build custom numerical pipelines on FPGAs to realize high-performance and low-power computing platform. However, FPGA design basically requires HDL design skills, that is not familiar with scientists in physics, life science and other field of sciences. The aim of this research is to find out an effective way to design an accelerator for scientific computation using high-level synthesis (HLS) tools, that support floating– point computation. In this report, solvers diffusion equation on 2-D orthogonal grid had implemented in both HDL and HLS as benchmark, with different ways to give boundary conditions and different methods of numerical inte- gration. As the result, the resulting circuit synthesized by Vivado HLS had reasonable size and performance. While Vivado HLS requires a little care about way of coding in C, users can try pipelining or inline expansion of loops and functions easily. Thus, it is reasonable to say that using HLS to implement kernels of scientific computation can be
an effective solution.
キーワード (和) FPGA / 高位合成 / Vivado HLS / ステンシル計算 / / / /  
(英) / / / / / / /  
文献情報 信学技報, vol. 114, no. 428, RECONF2014-68, pp. 145-150, 2015年1月.
資料番号 RECONF2014-68 
発行日 2015-01-22 (VLD, CPSY, RECONF) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 RECONF CPSY VLD IPSJ-SLDM  
開催期間 2015-01-29 - 2015-01-30 
開催地(和) 慶應義塾大学 日吉キャンパス 
開催地(英) Hiyoshi Campus, Keio University 
テーマ(和) FPGA応用および一般 
テーマ(英) FPGA Applications, etc 
講演論文情報の詳細
申込み研究会 RECONF 
会議コード 2015-01-RECONF-CPSY-VLD-SLDM 
本文の言語 日本語 
タイトル(和) Vivado HLSを用いた数値計算ハードウェアの実装手法に関する検討 
サブタイトル(和)  
タイトル(英) A feasibility study on implementing numerical applications on FPGAs using Vivado HLS 
サブタイトル(英)  
キーワード(1)(和/英) FPGA /  
キーワード(2)(和/英) 高位合成 /  
キーワード(3)(和/英) Vivado HLS /  
キーワード(4)(和/英) ステンシル計算 /  
キーワード(5)(和/英) /  
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キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 仲宗根 宏貴 / Hiroki Nakasone / ナカソネ ヒロキ
第1著者 所属(和/英) 琉球大学 (略称: 琉球大)
University of the Ryukyus (略称: Univ of Ryukyu)
第2著者 氏名(和/英/ヨミ) 長名 保範 / Yasunori Osana / オサナ ヤスノリ
第2著者 所属(和/英) 琉球大学 (略称: 琉球大)
University of the Ryukyus (略称: Univ of Ryukyu)
第3著者 氏名(和/英/ヨミ) 長田 康敬 / Yasunori Nagata / ナガタ ヤスノリ
第3著者 所属(和/英) 琉球大学 (略称: 琉球大)
University of the Ryukyus (略称: Univ of Ryukyu)
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講演者
発表日時 2015-01-30 09:50:00 
発表時間 20 
申込先研究会 RECONF 
資料番号 IEICE-VLD2014-135,IEICE-CPSY2014-144,IEICE-RECONF2014-68 
巻番号(vol) IEICE-114 
号番号(no) no.426(VLD), no.427(CPSY), no.428(RECONF) 
ページ範囲 pp.145-150 
ページ数 IEICE-6 
発行日 IEICE-VLD-2015-01-22,IEICE-CPSY-2015-01-22,IEICE-RECONF-2015-01-22 


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