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講演抄録/キーワード
講演名 2015-01-30 10:30
剰余SD数演算回路を用いた算術演算誤り検出
根間祐智田中勇樹茂木和弘魏 書剛群馬大
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抄録 (和) 積和演算誤りの検出について, 剰余演算を導入することにより高速でコンパクトな演算誤り検出回路を構成できる.
本研究では,$2^p pm 1$ を法とした剰余SD数(Signed-Digit number)算術演算を用いた剰余加算が1段のSD数加算と同じ定数時間で行えることに着目し,剰余SD数加算による2分木構造の誤り検出回路を検討する.
具体的には,2進数-剰余SD数変換と剰余SD数乗算を高速に行える2分木構造のアルゴリズムを提案し,そして,全体の加算段数が最小となる剰余SD数加算の2分木を構築する.
また,2ビット以上の誤りが発生した場合,検出できない誤りと法の関係について考察する.
2つの法を選ぶことにより, すべての2ビット誤りを検出できることを明らかにした.
剰余SD数演算を用いた算術演算誤り検出回路と2進数演算による算術演算誤り検出回路を比較し,提案する回路の高速性を明らかにする. 
(英) For error detection of multiply-accumulate operation, a residue error detector can be considered for the VLSI implementation with compact and high speed performance.
In this paper, we propose an error detection circuit using a binary tree of an efficient residue Signed-Digit (SD) number adders, in which the residue SD addition is performed in the same constant time as an SD adder.
In detail, the circuits for converting the binary numbers to residue SD numbers and residue SD multiplication are designed in the structure of binary SD adder trees.
We merge the trees into efficient adder tree with the least addition stages.
We also discuss the relationship between the error bits and the moduli.
All two-bit errors of arithmetic can be detected by selecting two moduli.
The design experiments show that the proposed error detection circuits are high speed comparing to that using the binary arithmetic.
キーワード (和) Signed-Digit(SD)数 / 剰余SD数加算 / 剰余SD数乗算 / 2分木構造 / 算術演算誤り検出 / / /  
(英) Signed-Digit(SD) number / residue SD addition / residue SD multiplication / binary tree / Arithmetic error detection / / /  
文献情報 信学技報, vol. 114, no. 426, VLD2014-136, pp. 151-156, 2015年1月.
資料番号 VLD2014-136 
発行日 2015-01-22 (VLD, CPSY, RECONF) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 RECONF CPSY VLD IPSJ-SLDM  
開催期間 2015-01-29 - 2015-01-30 
開催地(和) 慶應義塾大学 日吉キャンパス 
開催地(英) Hiyoshi Campus, Keio University 
テーマ(和) FPGA応用および一般 
テーマ(英) FPGA Applications, etc 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2015-01-RECONF-CPSY-VLD-SLDM 
本文の言語 日本語 
タイトル(和) 剰余SD数演算回路を用いた算術演算誤り検出 
サブタイトル(和)  
タイトル(英) Error detection using residue signed-digit number arithmetic for arithmetic circuits 
サブタイトル(英)  
キーワード(1)(和/英) Signed-Digit(SD)数 / Signed-Digit(SD) number  
キーワード(2)(和/英) 剰余SD数加算 / residue SD addition  
キーワード(3)(和/英) 剰余SD数乗算 / residue SD multiplication  
キーワード(4)(和/英) 2分木構造 / binary tree  
キーワード(5)(和/英) 算術演算誤り検出 / Arithmetic error detection  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 根間 祐智 / Yoshitomo Nema / ネマ ヨシトモ
第1著者 所属(和/英) 群馬大学 (略称: 群馬大)
Gunma University (略称: Gunma Univ)
第2著者 氏名(和/英/ヨミ) 田中 勇樹 / Yuuki Tanaka / タナカ ユウキ
第2著者 所属(和/英) 群馬大学 (略称: 群馬大)
Gunma University (略称: Gunma Univ)
第3著者 氏名(和/英/ヨミ) 茂木 和弘 / Kazuhiro Motegi / モテギ カズヒロ
第3著者 所属(和/英) 群馬大学 (略称: 群馬大)
Gunma University (略称: Gunma Univ)
第4著者 氏名(和/英/ヨミ) 魏 書剛 / Shugang Wei / ギ ショゴウ
第4著者 所属(和/英) 群馬大学 (略称: 群馬大)
Gunma University (略称: Gunma Univ)
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講演者
発表日時 2015-01-30 10:30:00 
発表時間 20 
申込先研究会 VLD 
資料番号 IEICE-VLD2014-136,IEICE-CPSY2014-145,IEICE-RECONF2014-69 
巻番号(vol) IEICE-114 
号番号(no) no.426(VLD), no.427(CPSY), no.428(RECONF) 
ページ範囲 pp.151-156 
ページ数 IEICE-6 
発行日 IEICE-VLD-2015-01-22,IEICE-CPSY-2015-01-22,IEICE-RECONF-2015-01-22 


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