電子情報通信学会 研究会発表申込システム
講演論文 詳細
技報閲覧サービス
技報オンライン
‥‥ (ESS/通ソ/エレソ/ISS)
技報アーカイブ
‥‥ (エレソ/通ソ)
 トップに戻る 前のページに戻る   [Japanese] / [English] 

講演抄録/キーワード
講演名 2015-01-29 11:05
レイヤ間接続を削減した3次元FPGAアーキテクチャの検討
趙 謙尼崎太樹飯田全広久我守弘末吉敏則熊本大
技報オンラインサービス実施中
抄録 (和) More than Mooreを代表する技術として3次元積層技術が注目を集めている.特にFPGAの3次元化は配線短縮,小面積など多くのメリットが存在する.しかし,シリコンレイヤ間を接続するTSVやMicro Bumpなどの垂直配線は面積オーバーヘッドが大きいため,レイヤ間接続を削減した3次元FPGAアーキテクチャの検討が必要となる.本稿では,空間分散型と機能分散型の2方式を提案し評価を行う.この結果,層数を2に限定した場合ではface-down方式の機能分散型FPGAの性能が最も良いことがわかった.2層以上の積層においては,face-up方式の空間分散型アドバンテージが出ることがわかった. 
(英) The 3D IC technology is being researched to build better performance LSIs in a variety of applications when the process miniaturization approaches its physical limitation. This technology provides shorter logics distances and high speed wide I/Os by stacking IC layers vertically. However, because of the large performance overhead of inter-layer connections, the architecture design is challenging, especially for 3D FPGAs. In this paper, in order to balance the cost and performance, and to explore 3D FPGA architectures with realistic 3D IC processes, we propose and compare spatial distributed and function distributed 3D FPGAs. The results show that when considering a two layers 3D FPGA, a face-down stacked function distributed architecture performances better. On the other hand, face-up stacked spatial distributed architectures have more advantages when building 3D FPGAs with more than two layers.
キーワード (和) 3次元FPGA / TSV / / / / / /  
(英) 3D-FPGA / TSV / / / / / /  
文献情報 信学技報, vol. 114, no. 428, RECONF2014-53, pp. 41-46, 2015年1月.
資料番号 RECONF2014-53 
発行日 2015-01-22 (VLD, CPSY, RECONF) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 RECONF CPSY VLD IPSJ-SLDM  
開催期間 2015-01-29 - 2015-01-30 
開催地(和) 慶應義塾大学 日吉キャンパス 
開催地(英) Hiyoshi Campus, Keio University 
テーマ(和) FPGA応用および一般 
テーマ(英) FPGA Applications, etc 
講演論文情報の詳細
申込み研究会 RECONF 
会議コード 2015-01-RECONF-CPSY-VLD-SLDM 
本文の言語 英語(日本語タイトルあり) 
タイトル(和) レイヤ間接続を削減した3次元FPGAアーキテクチャの検討 
サブタイトル(和)  
タイトル(英) Exploring 3D FPGA Architectures to Minimize the Number of Inter-layer Connections 
サブタイトル(英)  
キーワード(1)(和/英) 3次元FPGA / 3D-FPGA  
キーワード(2)(和/英) TSV / TSV  
キーワード(3)(和/英) /  
キーワード(4)(和/英) /  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 趙 謙 / Qian Zhao / チョウ ケン
第1著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ.)
第2著者 氏名(和/英/ヨミ) 尼崎 太樹 / Motoki Amagasaki / アマガサキ モトキ
第2著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ.)
第3著者 氏名(和/英/ヨミ) 飯田 全広 / Masahiro Iida / イイダ マサヒロ
第3著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ.)
第4著者 氏名(和/英/ヨミ) 久我 守弘 / Morihiro Kuga / クガ モリヒロ
第4著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ.)
第5著者 氏名(和/英/ヨミ) 末吉 敏則 / Toshinori Sueyoshi / スエヨシ トシノリ
第5著者 所属(和/英) 熊本大学 (略称: 熊本大)
Kumamoto University (略称: Kumamoto Univ.)
第6著者 氏名(和/英/ヨミ) / /
第6著者 所属(和/英) (略称: )
(略称: )
第7著者 氏名(和/英/ヨミ) / /
第7著者 所属(和/英) (略称: )
(略称: )
第8著者 氏名(和/英/ヨミ) / /
第8著者 所属(和/英) (略称: )
(略称: )
第9著者 氏名(和/英/ヨミ) / /
第9著者 所属(和/英) (略称: )
(略称: )
第10著者 氏名(和/英/ヨミ) / /
第10著者 所属(和/英) (略称: )
(略称: )
第11著者 氏名(和/英/ヨミ) / /
第11著者 所属(和/英) (略称: )
(略称: )
第12著者 氏名(和/英/ヨミ) / /
第12著者 所属(和/英) (略称: )
(略称: )
第13著者 氏名(和/英/ヨミ) / /
第13著者 所属(和/英) (略称: )
(略称: )
第14著者 氏名(和/英/ヨミ) / /
第14著者 所属(和/英) (略称: )
(略称: )
第15著者 氏名(和/英/ヨミ) / /
第15著者 所属(和/英) (略称: )
(略称: )
第16著者 氏名(和/英/ヨミ) / /
第16著者 所属(和/英) (略称: )
(略称: )
第17著者 氏名(和/英/ヨミ) / /
第17著者 所属(和/英) (略称: )
(略称: )
第18著者 氏名(和/英/ヨミ) / /
第18著者 所属(和/英) (略称: )
(略称: )
第19著者 氏名(和/英/ヨミ) / /
第19著者 所属(和/英) (略称: )
(略称: )
第20著者 氏名(和/英/ヨミ) / /
第20著者 所属(和/英) (略称: )
(略称: )
講演者
発表日時 2015-01-29 11:05:00 
発表時間 20 
申込先研究会 RECONF 
資料番号 IEICE-VLD2014-120,IEICE-CPSY2014-129,IEICE-RECONF2014-53 
巻番号(vol) IEICE-114 
号番号(no) no.426(VLD), no.427(CPSY), no.428(RECONF) 
ページ範囲 pp.41-46 
ページ数 IEICE-6 
発行日 IEICE-VLD-2015-01-22,IEICE-CPSY-2015-01-22,IEICE-RECONF-2015-01-22 


[研究会発表申込システムのトップページに戻る]

[電子情報通信学会ホームページ]


IEICE / 電子情報通信学会