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講演抄録/キーワード
講演名 2015-01-29 16:05
PWM制御向け高時間分解能信号生成回路のFPGA実装
柏木 瞬光武大貴谷口弘展柴田裕一郎小栗 清丸田英徳黒川不二雄長崎大
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抄録 (和) 近年、電子機器の省エネ化への取り組みとしてスイッチング電源のディジタル
制御とその高周波化が注目されている。FPGAを用いたディジタル制御電源は電
圧の変化に対する効果的な制御をリアルタイムに行うことができ、高速な並列
演算回路によって制御の高速化が可能となる。一方、スイッチング電源の高周
波化に対応するためには、FPGAの資源使用量を抑えつつ、PWM制御の時間分解能
を向上させる方法を考えることが課題となる。
そこで、本稿ではパラレルデータをシリアルデータに変換する
SerDesプリミィブとシリアルデータの遅延量を細粒度に変更できる
ODELAYE2プリミティブを組み合わせた新しいPWM信号生成回路を提案する。
この回路を実際にFPGAに実装した
ところ、約0.08nsの時間分解能を持つPWM信号を生成することができ、遅延の線形性
についても概ね良好であることを確認した。
また、資源使用数については、Slice数37、
Flip Flop数63、LUT数98となり、少ない回路規模で実現できることが明かになっ
た。 
(英) Recently, high-frequency digitally controlled switching power supplies
have received increasing attention in the context of energy saving for
electronic equipments. Digitally controlled switching power supplies
using FPGAs can perform real-time effective control for voltage
changes, by making the best use of high-speed parallel arithmetic circuits.
On the other hand, one of the challenges for high-frequency control is
to improve time resolution of PWM control while alleviating FPGA resource
utilization.
This paper shows a novel PWM signal generation circuit with
an SerDes primitive for parallel-serial conversion and an ODELAYE2
primitive for fine grained adjustment of a delay quantity.
Empirical evaluation results reveal that the proposed circuit
can control the duration of the PWM signal in units of approximately
0.08ns and achieves preferable linearity of the delay.
The required hardware amount is also small: 37 slices, 63
flip-flops, and 98 LUTs are utilized, respectively.
キーワード (和) FPGA / スイッチング電源 / PWM制御 / odelay / Serdes / / /  
(英) FPGA / Switching Power Supply / PWM Control / odelay / SerDes / / /  
文献情報 信学技報, vol. 114, no. 428, RECONF2014-58, pp. 85-90, 2015年1月.
資料番号 RECONF2014-58 
発行日 2015-01-22 (VLD, CPSY, RECONF) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 RECONF CPSY VLD IPSJ-SLDM  
開催期間 2015-01-29 - 2015-01-30 
開催地(和) 慶應義塾大学 日吉キャンパス 
開催地(英) Hiyoshi Campus, Keio University 
テーマ(和) FPGA応用および一般 
テーマ(英) FPGA Applications, etc 
講演論文情報の詳細
申込み研究会 RECONF 
会議コード 2015-01-RECONF-CPSY-VLD-SLDM 
本文の言語 日本語 
タイトル(和) PWM制御向け高時間分解能信号生成回路のFPGA実装 
サブタイトル(和)  
タイトル(英) FPGA Implementation of a High Time Resolution Signal Generation Circuit for PWM 
サブタイトル(英)  
キーワード(1)(和/英) FPGA / FPGA  
キーワード(2)(和/英) スイッチング電源 / Switching Power Supply  
キーワード(3)(和/英) PWM制御 / PWM Control  
キーワード(4)(和/英) odelay / odelay  
キーワード(5)(和/英) Serdes / SerDes  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 柏木 瞬 / Shun Kashiwagi / カシワギ シュン
第1著者 所属(和/英) 長崎大学 (略称: 長崎大)
Nagasaki University (略称: Nagasaki Univ.)
第2著者 氏名(和/英/ヨミ) 光武 大貴 / Daiki Mitsutake / ミツタケ ダイキ
第2著者 所属(和/英) 長崎大学 (略称: 長崎大)
Nagasaki University (略称: Nagasaki Univ.)
第3著者 氏名(和/英/ヨミ) 谷口 弘展 / Hironobu Taniguchi / タニグチ ヒロノブ
第3著者 所属(和/英) 長崎大学 (略称: 長崎大)
Nagasaki University (略称: Nagasaki Univ.)
第4著者 氏名(和/英/ヨミ) 柴田 裕一郎 / Yuichiro Shibata / シバタ ユウイチロウ
第4著者 所属(和/英) 長崎大学 (略称: 長崎大)
Nagasaki University (略称: Nagasaki Univ.)
第5著者 氏名(和/英/ヨミ) 小栗 清 / Kiyoshi Oguri / オグリ キヨシ
第5著者 所属(和/英) 長崎大学 (略称: 長崎大)
Nagasaki University (略称: Nagasaki Univ.)
第6著者 氏名(和/英/ヨミ) 丸田 英徳 / Hidenori Maruta / マルタ ヒデノリ
第6著者 所属(和/英) 長崎大学 (略称: 長崎大)
Nagasaki University (略称: Nagasaki Univ.)
第7著者 氏名(和/英/ヨミ) 黒川 不二雄 / Fujio Kurokawa / クロカワ フジオ
第7著者 所属(和/英) 長崎大学 (略称: 長崎大)
Nagasaki University (略称: Nagasaki Univ.)
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講演者
発表日時 2015-01-29 16:05:00 
発表時間 20 
申込先研究会 RECONF 
資料番号 IEICE-VLD2014-125,IEICE-CPSY2014-134,IEICE-RECONF2014-58 
巻番号(vol) IEICE-114 
号番号(no) no.426(VLD), no.427(CPSY), no.428(RECONF) 
ページ範囲 pp.85-90 
ページ数 IEICE-6 
発行日 IEICE-VLD-2015-01-22,IEICE-CPSY-2015-01-22,IEICE-RECONF-2015-01-22 


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