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講演抄録/キーワード
講演名 2014-11-28 15:35
HDR-mcvを対象とした複数クロックドメインおよび複数電源電圧による低電力化高位合成手法
阿部晋矢史 又華早大)・宇佐美公良芝浦工大/早大)・柳澤政生戸川 望早大VLD2014-102 DC2014-56
抄録 (和) 低電力かつ高速なLSI の設計へ向け,配線遅延を考慮しながら複数クロックドメイン,複数電源電圧を同時に適用可能なHDR-mcvおよび高位合成手法が提案された.従来手法はクロックおよび電圧をハドルと呼ぶ区画毎に割り当てるが,クロックツリー数の増加による消費エネルギーのオーバヘッドが無視できない.提案手法はクロックに同期する論理,および演算回路に対し独立に電圧を割り当てることで,クロックツリー数を増加せずに複数クロックドメインと複数電源電圧を同時適用する.計算機実験結果により,提案手法は従来のHDR-mcvアーキテクチャを対象とした高位合成アルゴリズムと比較し50%程度消費エネルギーを削減し,最終的に従来のレジスタ分散型アーキテクチャと比較し提案手法は60%程度消費エネルギーを削減できることを確認した. 
(英) An HDR-mcv architecture, which integrates multiple supply voltages and multiple clock domains into high-level synthesis and enables us to estimate interconnection delay effects during high-level synthesis, has been proposed with the corresponding synthesis algorithm. They assign voltages and clock frequencies to huddles which are the partitions for interconnection delay estimation during high-level synthesis. However, the voltage and clock assignment may have some energy overheads due to the increased clock trees. In this paper, we propose a new HDR-mcv architecture in which supply voltages are assigned to functional logics and clock synchronization logics separately. Next, we propose a high-level synthesis algorithm for the architecture, which can assign clock frequencies and supply voltages on the bases of the placement and energy informations. Experimental results show that the proposed method achieves 50% energy-saving compared with the conventional HDR-mcv architecture and 60% energy-saving compared with the existing high-level synthesis methods.
キーワード (和) 高位合成 / 低消費電力設計 / マルチクロックドメイン / 複数電源電圧 / 配線遅延 / / /  
(英) high-level synthesis / energy-efficient design / multiple clock domains / multiple supply voltages / interconnection delay / / /  
文献情報 信学技報, vol. 114, no. 328, VLD2014-102, pp. 203-208, 2014年11月.
資料番号 VLD2014-102 
発行日 2014-11-19 (VLD, DC) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2014-102 DC2014-56

研究会情報
研究会 VLD DC IPSJ-SLDM CPSY RECONF ICD CPM  
開催期間 2014-11-26 - 2014-11-28 
開催地(和) ビーコンプラザ(別府国際コンベンションセンター) 
開催地(英) B-ConPlaza 
テーマ(和) デザインガイア2014 -VLSI設計の新しい大地- 
テーマ(英) Design Gaia 2014 -New Field of VLSI Design- 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2014-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM 
本文の言語 日本語 
タイトル(和) HDR-mcvを対象とした複数クロックドメインおよび複数電源電圧による低電力化高位合成手法 
サブタイトル(和)  
タイトル(英) Energy-efficient High-level Synthesis Algorithm targeting HDR-mcv Architecture with Multiple Clock Domains and Multiple Supply Voltages 
サブタイトル(英)  
キーワード(1)(和/英) 高位合成 / high-level synthesis  
キーワード(2)(和/英) 低消費電力設計 / energy-efficient design  
キーワード(3)(和/英) マルチクロックドメイン / multiple clock domains  
キーワード(4)(和/英) 複数電源電圧 / multiple supply voltages  
キーワード(5)(和/英) 配線遅延 / interconnection delay  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 阿部 晋矢 / Shin-ya Abe / アベ シンヤ
第1著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第2著者 氏名(和/英/ヨミ) 史 又華 / Youhua Shi /
第2著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第3著者 氏名(和/英/ヨミ) 宇佐美 公良 / Kimiyoshi Usami / ウサミ キミヨシ
第3著者 所属(和/英) 芝浦工業大学/早稲田大学 (略称: 芝浦工大/早大)
Shibaura Institute of Technology/Waseda University (略称: Shibaura Institute of Technology/Waseda Univ.)
第4著者 氏名(和/英/ヨミ) 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ
第4著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第5著者 氏名(和/英/ヨミ) 戸川 望 / Nozomu Togawa / トガワ ノゾム
第5著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
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講演者
発表日時 2014-11-28 15:35:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2014-102,IEICE-DC2014-56 
巻番号(vol) IEICE-114 
号番号(no) no.328(VLD), no.329(DC) 
ページ範囲 pp.203-208 
ページ数 IEICE-6 
発行日 IEICE-VLD-2014-11-19,IEICE-DC-2014-11-19 


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