電子情報通信学会 研究会発表申込システム
講演論文 詳細
技報閲覧サービス
技報オンライン
‥‥ (ESS/通ソ/エレソ/ISS)
技報アーカイブ
‥‥ (エレソ/通ソ)
 トップに戻る 前のページに戻る   [Japanese] / [English] 

講演抄録/キーワード
講演名 2014-11-28 16:00
遅延ばらつき許容量を最適化するRDRアーキテクチャ向け高位合成手法
萩尾勇太柳澤政生戸川 望早大VLD2014-103 DC2014-57
抄録 (和) 本稿では,遅延ばらつきの許容量を調整でき,なおかつレイテンシが増大しない範囲内で遅延ばらつき許容量を最大化するRDRアーキテクチャ向け高位合成手法を提案する.
遅延ばらつきによるタイミング違反が発生しない場合と発生した場合の2通りのスケジューリング,バインディングを想定し,チップ製造後に発生した遅延ばらつきに応じて動作を選択する.
入力としてばらつき率を与えることで,ばらつきの許容量の目標値を設定できる.
ばらつき率を変化させながら複数回スケジューリング/バインディングを行うことで,レイテンシが増大しない範囲内で遅延ばらつき耐性を最大化するスケジューリング/バインディング解を求める.
また,RDRアーキテクチャの空き領域を利用しここに演算器を追加することで,遅延ばらつきによるタイミング違反が発生した場合でも実行時間の最小化を図る.
さらに,2通りのスケジューリング,バインディング結果に類似化という考えを導入することでチップ面積を最小化する.
計算機実験により,提案手法は従来手法と比較して遅延ばらつき発生時の実行時間を最大16.7%削減,遅延ばらつき耐性を最大24%向上させることを確認した. 
(英) In this paper, we propose a high-level synthesis algorithm with delay variation tolerance optimization for RDR architectures.
We first obtain a non-delayed scheduling/binding result and a delayed scheduling/binding result independently.
When we obtain two scheduling/binding results, we use two variation rates, the typical variation rate and the worst variation rate, and maximize them without increasing the latency.
By adding several extra functional units to vacant RDR islands, we have a delayed scheduling/binding result so that its latency cannot be increased compared with the non-delayed one.
After that, we similarize the two scheduling/binding results by repeatedly modifying their results.
We can finally realize non-delayed and delayed scheduling/binding results simultaneously on RDR architecture with almost no area/performance overheads and we can select either one of them depending on post-silicon delay variation.
Experimental results show that our algorithm successfully reduces delayed scheduling/binding latency by up to 16.7% compared with the conventional approach.
キーワード (和) 遅延ばらつき / 製造後調整 / 高位合成 / レジスタ分散型アーキテクチャ / / / /  
(英) Process and Delay Variation / Post-Silicon Tuning / High-Level Synthesis / Distributed-Register Architectures / / / /  
文献情報 信学技報, vol. 114, no. 328, VLD2014-103, pp. 209-214, 2014年11月.
資料番号 VLD2014-103 
発行日 2014-11-19 (VLD, DC) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2014-103 DC2014-57

研究会情報
研究会 VLD DC IPSJ-SLDM CPSY RECONF ICD CPM  
開催期間 2014-11-26 - 2014-11-28 
開催地(和) ビーコンプラザ(別府国際コンベンションセンター) 
開催地(英) B-ConPlaza 
テーマ(和) デザインガイア2014 -VLSI設計の新しい大地- 
テーマ(英) Design Gaia 2014 -New Field of VLSI Design- 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2014-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM 
本文の言語 日本語 
タイトル(和) 遅延ばらつき許容量を最適化するRDRアーキテクチャ向け高位合成手法 
サブタイトル(和)  
タイトル(英) A High-level Synthesis Algorithm with Delay Variation Tolerance Optimization for RDR Architectures 
サブタイトル(英)  
キーワード(1)(和/英) 遅延ばらつき / Process and Delay Variation  
キーワード(2)(和/英) 製造後調整 / Post-Silicon Tuning  
キーワード(3)(和/英) 高位合成 / High-Level Synthesis  
キーワード(4)(和/英) レジスタ分散型アーキテクチャ / Distributed-Register Architectures  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 萩尾 勇太 / Yuta Hagio / ハギオ ユウタ
第1著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第2著者 氏名(和/英/ヨミ) 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ
第2著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第3著者 氏名(和/英/ヨミ) 戸川 望 / Nozomu Togawa / トガワ ノゾム
第3著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第4著者 氏名(和/英/ヨミ) / /
第4著者 所属(和/英) (略称: )
(略称: )
第5著者 氏名(和/英/ヨミ) / /
第5著者 所属(和/英) (略称: )
(略称: )
第6著者 氏名(和/英/ヨミ) / /
第6著者 所属(和/英) (略称: )
(略称: )
第7著者 氏名(和/英/ヨミ) / /
第7著者 所属(和/英) (略称: )
(略称: )
第8著者 氏名(和/英/ヨミ) / /
第8著者 所属(和/英) (略称: )
(略称: )
第9著者 氏名(和/英/ヨミ) / /
第9著者 所属(和/英) (略称: )
(略称: )
第10著者 氏名(和/英/ヨミ) / /
第10著者 所属(和/英) (略称: )
(略称: )
第11著者 氏名(和/英/ヨミ) / /
第11著者 所属(和/英) (略称: )
(略称: )
第12著者 氏名(和/英/ヨミ) / /
第12著者 所属(和/英) (略称: )
(略称: )
第13著者 氏名(和/英/ヨミ) / /
第13著者 所属(和/英) (略称: )
(略称: )
第14著者 氏名(和/英/ヨミ) / /
第14著者 所属(和/英) (略称: )
(略称: )
第15著者 氏名(和/英/ヨミ) / /
第15著者 所属(和/英) (略称: )
(略称: )
第16著者 氏名(和/英/ヨミ) / /
第16著者 所属(和/英) (略称: )
(略称: )
第17著者 氏名(和/英/ヨミ) / /
第17著者 所属(和/英) (略称: )
(略称: )
第18著者 氏名(和/英/ヨミ) / /
第18著者 所属(和/英) (略称: )
(略称: )
第19著者 氏名(和/英/ヨミ) / /
第19著者 所属(和/英) (略称: )
(略称: )
第20著者 氏名(和/英/ヨミ) / /
第20著者 所属(和/英) (略称: )
(略称: )
講演者
発表日時 2014-11-28 16:00:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2014-103,IEICE-DC2014-57 
巻番号(vol) IEICE-114 
号番号(no) no.328(VLD), no.329(DC) 
ページ範囲 pp.209-214 
ページ数 IEICE-6 
発行日 IEICE-VLD-2014-11-19,IEICE-DC-2014-11-19 


[研究会発表申込システムのトップページに戻る]

[電子情報通信学会ホームページ]


IEICE / 電子情報通信学会