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講演抄録/キーワード
講演名 2014-11-26 11:10
一般同期方式における低電力化と高速化を実現するためのテクノロジーマッピング手法
川口純樹小平行秀会津大VLD2014-83 DC2014-37
抄録 (和) 従来のクロックの同時分配を前提とする完全同期方式に対し,異なるタイミングでのクロック分配を許容する一般同期方式を採用することで,回路性能を向上させることは可能であるが,必ずしも十分な性能向上が得られるとは限らない.さらなる性能向上を達成するために,一般同期方式を前提とした論理回路合成技術の開発が求められている.本稿では,任意のクロックタイミングを満たすクロック分配回路が合成可能であるとの前提の下で,複数のセルライブラリが使用できる場合,整数計画法を用いてゲートに割り当てるセルを決定することで,一般同期方式を前提とした低電力で高速な論理回路を得るテクノロジーマッピング手法を提案する.また,計算機実験により,提案手法の有効性を確認する. 
(英) In general-synchronous framework, in which the clock is distributed periodically to each register but not necessarily simultaneously, circuit performances are expected to be improved compared to complete-synchronous framework, in which the clock is distributed periodically and simultaneously to each register. To improve the circuit performances more, logic circuit synthesis for general-synchronous framework is required. In this paper, under the assumption that any clock schedule is realized by an ideal clock distribution circuit, when two or more cell libraries can be used, a technology mapping method which assigns cells of gates of the given logic circuit by using integer linear programming is proposed. In experiments, we show the effectiveness of the proposed technology mapping method.
キーワード (和) 一般同期方式 / テクノロジーマッピング / 整数計画法 / / / / /  
(英) General-Synchronous Framework / Technology Mapping / Integer Linear Programming / / / / /  
文献情報 信学技報, vol. 114, no. 328, VLD2014-83, pp. 87-92, 2014年11月.
資料番号 VLD2014-83 
発行日 2014-11-19 (VLD, DC) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2014-83 DC2014-37

研究会情報
研究会 VLD DC IPSJ-SLDM CPSY RECONF ICD CPM  
開催期間 2014-11-26 - 2014-11-28 
開催地(和) ビーコンプラザ(別府国際コンベンションセンター) 
開催地(英) B-ConPlaza 
テーマ(和) デザインガイア2014 -VLSI設計の新しい大地- 
テーマ(英) Design Gaia 2014 -New Field of VLSI Design- 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2014-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM 
本文の言語 日本語 
タイトル(和) 一般同期方式における低電力化と高速化を実現するためのテクノロジーマッピング手法 
サブタイトル(和)  
タイトル(英) Technology Mapping Method for Low Power Consumption and High Performance in General-Synchronous Framework 
サブタイトル(英)  
キーワード(1)(和/英) 一般同期方式 / General-Synchronous Framework  
キーワード(2)(和/英) テクノロジーマッピング / Technology Mapping  
キーワード(3)(和/英) 整数計画法 / Integer Linear Programming  
キーワード(4)(和/英) /  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 川口 純樹 / Junki Kawaguchi / カワグチ ジュンキ
第1著者 所属(和/英) 会津大学 (略称: 会津大)
The University of Aizu (略称: Univ. of Aizu)
第2著者 氏名(和/英/ヨミ) 小平 行秀 / Yukihide Kohira /
第2著者 所属(和/英) 会津大学 (略称: 会津大)
The University of Aizu (略称: Univ. of Aizu)
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講演者
発表日時 2014-11-26 11:10:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2014-83,IEICE-DC2014-37 
巻番号(vol) IEICE-114 
号番号(no) no.328(VLD), no.329(DC) 
ページ範囲 pp.87-92 
ページ数 IEICE-6 
発行日 IEICE-VLD-2014-11-19,IEICE-DC-2014-11-19 


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