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講演抄録/キーワード
講演名 2014-11-26 16:15
2つの浮動小数点倍精度加算器を用いた仮数部104ビット拡張倍精度加算器
矢高裕之高木直史高木一義京大CPSY2014-75
抄録 (和) 近年, 高速な高精度計算の必要性が高まっている.
しかし, IEEE754に準拠した4倍精度浮動小数点演算をハードウェアでサポートするには大きなコストが必要となる.
また, 2つの倍精度浮動小数点数を用いて擬似的に4倍精度浮動小数点演算を行うdouble-double演算は,
倍精度浮動小数点演算と比較して10倍以上の計算時間が必要となる.
そのため, 本報告ではSIMD拡張命令対応のマイクロアーキテクチャが持つ複数の演算ユニット及び広いデータ転送パスを利用し,
高精度な浮動小数点演算を1命令で行う手法を提案する.
符号ビット, 11ビットの指数部, 104ビットの仮数部から構成される拡張倍精度浮動小数点形式を用い, 2つの倍精度浮動小数点数と同様に128ビットレジスタに保存する.
拡張倍精度浮動小数点加算器は既存の2つの倍精度浮動小数点加算器にハードウェアを追加することで構成し,
1つの拡張倍精度浮動小数点加算または2つの倍精度浮動小数点加算を選択できるようにする.
SIMD拡張命令用の128ビット幅のデータ転送パスを利用することで,
新たなデータ転送パスを設けることなく拡張倍精度浮動小数点数を扱うことが可能となる. 
(英) In recent years, high speed and high precision computing is increasingly needed.
Hardware support for IEEE754 compliant quadruple precision arithmetic is expensive.
A computation time to perform double-double precision arithmetic which perform quadruple precision arithmetic by using two double precision floating point number
is 10 times larger than double precision arithmetic.
In this report, we propose a technique to enable high precision computing by
using multiple FP units and wide datapath for SIMD extensions.
We define an extended precision FP format which consist of a sign bit, 11-bit exponent, and 104-bit significand.
An extended FP number is stored in a 128-bit register.
An extended FP adder is designed by adding small hardware to two existing double precision FP adder,
and can calculate one extended precision ADD or two double-precision ADD.
We use a 128-bit datapath for SIMD extensions, then
we can easily treat a extended precision FP number without providing any new datapath.
キーワード (和) 浮動小数点加算器 / 拡張倍精度 / 倍精度 / ストリーミングSIMD拡張命令 / / / /  
(英) floating-point adder / extended-precision / double-precision / streaming SIMD extensions / / / /  
文献情報 信学技報, vol. 114, no. 330, CPSY2014-75, pp. 19-23, 2014年11月.
資料番号 CPSY2014-75 
発行日 2014-11-19 (CPSY) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード CPSY2014-75

研究会情報
研究会 VLD DC IPSJ-SLDM CPSY RECONF ICD CPM  
開催期間 2014-11-26 - 2014-11-28 
開催地(和) ビーコンプラザ(別府国際コンベンションセンター) 
開催地(英) B-ConPlaza 
テーマ(和) デザインガイア2014 -VLSI設計の新しい大地- 
テーマ(英) Design Gaia 2014 -New Field of VLSI Design- 
講演論文情報の詳細
申込み研究会 CPSY 
会議コード 2014-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM 
本文の言語 日本語 
タイトル(和) 2つの浮動小数点倍精度加算器を用いた仮数部104ビット拡張倍精度加算器 
サブタイトル(和)  
タイトル(英) An extended precision floating-point adder with 104-bit significand using two double precision floating-point adders 
サブタイトル(英)  
キーワード(1)(和/英) 浮動小数点加算器 / floating-point adder  
キーワード(2)(和/英) 拡張倍精度 / extended-precision  
キーワード(3)(和/英) 倍精度 / double-precision  
キーワード(4)(和/英) ストリーミングSIMD拡張命令 / streaming SIMD extensions  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 矢高 裕之 / Hiroyuki Yataka / ヤタカ ヒロユキ
第1著者 所属(和/英) 京都大学 (略称: 京大)
Kyoto University (略称: Kyoto Univ.)
第2著者 氏名(和/英/ヨミ) 高木 直史 / Naofumi Takagi / タカギ ナオフミ
第2著者 所属(和/英) 京都大学 (略称: 京大)
Kyoto University (略称: Kyoto Univ.)
第3著者 氏名(和/英/ヨミ) 高木 一義 / Kazuyoshi Takagi / タカギ カズヨシ
第3著者 所属(和/英) 京都大学 (略称: 京大)
Kyoto University (略称: Kyoto Univ.)
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講演者
発表日時 2014-11-26 16:15:00 
発表時間 25 
申込先研究会 CPSY 
資料番号 IEICE-CPSY2014-75 
巻番号(vol) IEICE-114 
号番号(no) no.330 
ページ範囲 pp.19-23 
ページ数 IEICE-5 
発行日 IEICE-CPSY-2014-11-19 


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