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講演抄録/キーワード
講演名 2014-11-26 14:45
FPGAの配線遅延特性を利用したフロアプラン指向高位合成手法
藤原晃一柳澤政生戸川 望早大VLD2014-85 DC2014-39
抄録 (和) 近年,画像処理や通信プロトコル処理などデータを高速処理する必要がある場面で,高位合成を利用し た FPGA 設計が増加している.しかし,LSI プロセスの微細化に伴って配線遅延のボトルネックが深刻化しており, FPGA においても例外では無い.また,FPGA ではマルチプレクサ(MUX)が回路の遅延・面積において大きなボ トルネックである.高位合成を利用した FPGA 設計では,高位合成段階で配線遅延の考慮と MUX の削減を同時に実 現することが強く求められる.FPGA は種類によって配線遅延特性が異なるため,配線遅延を見積もる際には FPGA の配線遅延特性を考慮する必要がある.本稿では,高位合成段階で MUX を削減・制限した上で,FPGA の配線遅延 特性を考慮したフロアプラン指向高位合成手法を提案する.提案手法はバインディングにおいて MUX の削減・制限 を行い,FPGA におけるマルチプレクサのボトルネックを解決する.また,レジスタ分散型アーキテクチャの 1 つで ある HDR アーキテクチャを用いて,高位合成段階でモジュールの配置を行う.フロアプランの際に,FPGA での配 線遅延特性を考慮した配線遅延距離を用いることで,適切に FPGA での配線遅延を見積もると共に,クリティカルパ ス遅延の小さいフロアプラン結果を実現する.提案手法は,従来手法と比較して配線遅延特性の顕著な FPGA におい て,スライス数を同程度にした上でレイテンシ―を最大 6%,平均 3%削減した. 
(英) Recently, high-level synthesis (HLS) techniques for FPGA designs are required such as in image pro- cessing and computerized stock tradings. With recent process scaling in FPGAs, interconnection delays become dominant in total circuit delays nevertheless I/O buffers and wire buffers are provided and each FPGA has a dif- ferent interconnection delay characteristics. We need to consider interconnection delays based on interconnection delay characteristics in FPGA designs. In this paper, we propose a floorplan-aware high-level synthesis algorithm utilizing interconnection delay characteristics targeting FPGA designs. Our target architecture is HDR, one of distributed-register architectures, and then we can estimate interconnection delays correctly by utilizing intercon- nection delay characteristics in an FPGA chip. Further, we reduce multiplexers generated and also limit the total number of inputs to multiplexers in HLS process. Experimental results demonstrate that our algorithm can realize FPGA designs which reduce the latency by up to 6% compared with our previous approach.
キーワード (和) 高位合成 / FPGA / フロアプラン指向 / 配線遅延 / / / /  
(英) high-level synthesis (HLS) / FPGA / floorplan / interconnection delay / / / /  
文献情報 信学技報, vol. 114, no. 328, VLD2014-85, pp. 99-104, 2014年11月.
資料番号 VLD2014-85 
発行日 2014-11-19 (VLD, DC) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2014-85 DC2014-39

研究会情報
研究会 VLD DC IPSJ-SLDM CPSY RECONF ICD CPM  
開催期間 2014-11-26 - 2014-11-28 
開催地(和) ビーコンプラザ(別府国際コンベンションセンター) 
開催地(英) B-ConPlaza 
テーマ(和) デザインガイア2014 -VLSI設計の新しい大地- 
テーマ(英) Design Gaia 2014 -New Field of VLSI Design- 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2014-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM 
本文の言語 日本語 
タイトル(和) FPGAの配線遅延特性を利用したフロアプラン指向高位合成手法 
サブタイトル(和)  
タイトル(英) A Floorplan-aware High-level Synthesis Algorithm Utilizing Interconnection Delay Characteristics in FPGA Designs 
サブタイトル(英)  
キーワード(1)(和/英) 高位合成 / high-level synthesis (HLS)  
キーワード(2)(和/英) FPGA / FPGA  
キーワード(3)(和/英) フロアプラン指向 / floorplan  
キーワード(4)(和/英) 配線遅延 / interconnection delay  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 藤原 晃一 / Koichi Fujiwara / フジワラ コウイチ
第1著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第2著者 氏名(和/英/ヨミ) 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ
第2著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第3著者 氏名(和/英/ヨミ) 戸川 望 / Nozomu Togawa / トガワ ノゾム
第3著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
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講演者
発表日時 2014-11-26 14:45:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2014-85,IEICE-DC2014-39 
巻番号(vol) IEICE-114 
号番号(no) no.328(VLD), no.329(DC) 
ページ範囲 pp.99-104 
ページ数 IEICE-6 
発行日 IEICE-VLD-2014-11-19,IEICE-DC-2014-11-19 


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