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講演抄録/キーワード
講演名 2014-11-26 15:10
HDRアーキテクチャを対象とした製造ばらつき耐性と低レイテンシを両立可能なマルチシナリオ高位合成手法
井川昂輝阿部晋矢柳澤政生戸川 望早大VLD2014-86 DC2014-40
抄録 (和) 半導体プロセスの継続的な微細化により,製造ばらつきや配線遅延がLSI設計に与える影響が増加している.これらに対し,製造ばらつきに応じてLSI動作に複数のシナリオを想定し,しかも配線遅延を考慮した高位合成手法の構築が有力な解となる.本稿では,分散レジスタアーキテクチャモデルの1つとしてHDRアーキテクチャを対象に,製造ばらつき耐性と低レイテンシを両立するマルチシナリオ高位合成手法を提案する.提案手法では使用するすべての演算器の遅延がTypicalケースの場合,Worstケースの場合の2つのシナリオを想定し,これらのシナリオを同時にLSI上に高位合成する.HDRアーキテクチャを前提にハドルによるモジュールの抽象化により,レイアウトに起因する問題の複雑度を軽減し,TypicalシナリオとWorstシナリオで可能な限り共通化したスケジューリング/バインディングを実行することで2つのシナリオを同時に最適化する.計算機実験により,従来手法と比較しTypicalシナリオのレイテンシを平均33%,最大39%削減できることを確認した. 
(英) In this paper, we propose a process-variation-tolerant and low-latency multi-scenario high-level synthesis algorithm for HDR architectures. We assume two scenarios, which are a typical-case scenario and a worst-case scenario, and realize them on a single chip. By using distributed-register architectures called HDR architectures, we can take into account interconnection delays in high-level syntesis. We first schedule/bind each of the scenarios independently. After that, we commonize a typical-case scenario and a worst-case scenario and synthesize a commonized scheduling/binding result. Experimental results show that our algorithm reduces the latency of typical-case scenario by up to 33% compared with previous methods.
キーワード (和) 高位合成 / 製造ばらつき / 配線遅延 / シナリオ / HDRアーキテクチャ / / /  
(英) High-Level Synthesis / Process Variation / Interconnection Delay / Scenario / HDR Architectures / / /  
文献情報 信学技報, vol. 114, no. 328, VLD2014-86, pp. 105-110, 2014年11月.
資料番号 VLD2014-86 
発行日 2014-11-19 (VLD, DC) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2014-86 DC2014-40

研究会情報
研究会 VLD DC IPSJ-SLDM CPSY RECONF ICD CPM  
開催期間 2014-11-26 - 2014-11-28 
開催地(和) ビーコンプラザ(別府国際コンベンションセンター) 
開催地(英) B-ConPlaza 
テーマ(和) デザインガイア2014 -VLSI設計の新しい大地- 
テーマ(英) Design Gaia 2014 -New Field of VLSI Design- 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2014-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM 
本文の言語 日本語 
タイトル(和) HDRアーキテクチャを対象とした製造ばらつき耐性と低レイテンシを両立可能なマルチシナリオ高位合成手法 
サブタイトル(和)  
タイトル(英) A Process-Variation-Tolerant and Low-Latency Multi-Scenario High-level Synthesis Algorithm for HDR Architectures 
サブタイトル(英)  
キーワード(1)(和/英) 高位合成 / High-Level Synthesis  
キーワード(2)(和/英) 製造ばらつき / Process Variation  
キーワード(3)(和/英) 配線遅延 / Interconnection Delay  
キーワード(4)(和/英) シナリオ / Scenario  
キーワード(5)(和/英) HDRアーキテクチャ / HDR Architectures  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 井川 昂輝 / Koki Igawa / イガワ コウキ
第1著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第2著者 氏名(和/英/ヨミ) 阿部 晋矢 / Shin-ya Abe / アベ シンヤ
第2著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第3著者 氏名(和/英/ヨミ) 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ
第3著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第4著者 氏名(和/英/ヨミ) 戸川 望 / Nozomu Togawa / トガワ ノゾム
第4著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
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講演者
発表日時 2014-11-26 15:10:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2014-86,IEICE-DC2014-40 
巻番号(vol) IEICE-114 
号番号(no) no.328(VLD), no.329(DC) 
ページ範囲 pp.105-110 
ページ数 IEICE-6 
発行日 IEICE-VLD-2014-11-19,IEICE-DC-2014-11-19 


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