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講演抄録/キーワード
講演名 2014-11-26 14:45
TSV故障検出回路の制御部改良および観測部における面積削減の検討
宮本陽平四柳浩之橋爪正樹徳島大VLD2014-72 DC2014-26
抄録 (和) 故障TSVで発生する遅延量は極めて小さく,故障検出が困難である.そこで,隣接TSVを考慮したTSV故障検出回路が提案されている.しかし,従来回路では各TSVにFFを追加し検査対象TSVの指定を行うため,TSVの増加に伴い回路面積の増大が問題となる.また,遅延検出回路として使用されるVDL(Vernier Delay Line)の分解能と回路面積の関係についての評価はされていなかった.本研究では,TSV故障検出回路の回路面積の削減のため,コア検査用として組み込まれているBSC(Boundary Scan Cell)を利用しての制御部の改良とVDL回路部内のゲート段数評価を行った. 
(英) Since delay caused by an open TSV is usually very small, it is defficult to detect. Therefore, we have proposed a TSV fault detection circuit considering the effects of adjacent TSVs. However, the previous detection circuit requires to add a FF for each TSV to select a target TSV. Therefore, the method results in large area overhead. In addition, the relation of resolution and circuit area of VDL(Vernier Delay Line) used as a delay detection circuit has not been evaluated. In this study, in order to decrease circuit area of the TSV fault detection circuit, we improved the control part using BSC(Boundary Scan Cell). In addition, we also evaluate the most suitable number of delay gates in the VDL for small circuit area.
キーワード (和) TSV(Through-Silicon-Via) / 検査容易化設計 / 遅延故障 / VDL(Vernier-Delay-Line) / / / /  
(英) TSV(Through-Silicon-Via) / design for testability / delay fault / VDL(Vernier-Delay-Line) / / / /  
文献情報 信学技報, vol. 114, no. 329, DC2014-26, pp. 3-8, 2014年11月.
資料番号 DC2014-26 
発行日 2014-11-19 (VLD, DC) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2014-72 DC2014-26

研究会情報
研究会 VLD DC IPSJ-SLDM CPSY RECONF ICD CPM  
開催期間 2014-11-26 - 2014-11-28 
開催地(和) ビーコンプラザ(別府国際コンベンションセンター) 
開催地(英) B-ConPlaza 
テーマ(和) デザインガイア2014 -VLSI設計の新しい大地- 
テーマ(英) Design Gaia 2014 -New Field of VLSI Design- 
講演論文情報の詳細
申込み研究会 DC 
会議コード 2014-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM 
本文の言語 日本語 
タイトル(和) TSV故障検出回路の制御部改良および観測部における面積削減の検討 
サブタイトル(和)  
タイトル(英) Investigation of the area reduction of observation part and control part in TSV fault detection circuit 
サブタイトル(英)  
キーワード(1)(和/英) TSV(Through-Silicon-Via) / TSV(Through-Silicon-Via)  
キーワード(2)(和/英) 検査容易化設計 / design for testability  
キーワード(3)(和/英) 遅延故障 / delay fault  
キーワード(4)(和/英) VDL(Vernier-Delay-Line) / VDL(Vernier-Delay-Line)  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 宮本 陽平 / Youhei Miyamoto / ミヤモト ヨウヘイ
第1著者 所属(和/英) 徳島大学 (略称: 徳島大)
University of Tokushima (略称: Tokushima Univ.)
第2著者 氏名(和/英/ヨミ) 四柳 浩之 / Hiroyuki Yotsuyanagi / ヨツヤナギ ヒロユキ
第2著者 所属(和/英) 徳島大学 (略称: 徳島大)
University of Tokushima (略称: Tokushima Univ.)
第3著者 氏名(和/英/ヨミ) 橋爪 正樹 / Masaki Hashizume /
第3著者 所属(和/英) 徳島大学 (略称: 徳島大)
University of Tokushima (略称: Tokushima Univ.)
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講演者
発表日時 2014-11-26 14:45:00 
発表時間 25 
申込先研究会 DC 
資料番号 IEICE-VLD2014-72,IEICE-DC2014-26 
巻番号(vol) IEICE-114 
号番号(no) no.328(VLD), no.329(DC) 
ページ範囲 pp.3-8 
ページ数 IEICE-6 
発行日 IEICE-VLD-2014-11-19,IEICE-DC-2014-11-19 


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