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講演抄録/キーワード
講演名 2014-11-26 09:40
タイミングエラー予測回路による再構成可能デバイス上でのデータ依存最適化回路設計
川村一志阿部晋矢史 又華柳澤政生戸川 望早大VLD2014-80 DC2014-34
抄録 (和) LSI内部の各パス遅延は入力データに応じて様々に変動する.
この性質を利用することで,計算精度をわずかに落としながらも高速に動作するLSIの設計が可能になる.
本稿では,入力データ群にもとづき特定された最適化すべきパスをリコンフィギュレーションし最適化する,新たな回路設計アルゴリズムを提案する.
提案アルゴリズムは最適化対象の回路にタイミングエラー予測回路を挿入し動作させることで被最適化パスを特定,動的に再構成し与えられたエラー制約内で動作クロック周期の最小化を図る.
本アルゴリズムを加算器に対して適用した結果,通常のクリティカルパス最小化の設計と比較し,2.1%以下のエラーを許容する制約下で最大18.5%の高速化に成功した. 
(英) The propagation delay along each path inside an LSI widely varies depending on input data, and this property can be exploited to design high-performance approximation circuit with a negligible error rate.
In this paper, we propose a novel approximation circuit design algorithm, which identifies paths to be optimized based on input data and reconfigures these paths.
Our algorithm first identifies the optimized paths by incorporating timing error prediction circuits into a target circuit and running them in practice.
These paths are then dynamically reconfigured within an accuracy constraint with the objective of maximizing its performance.
Experimental results targeting a set of basic adders show that our algorithm can achieve performance increase by up to 18.5% within acceptable error of 2.1% compared with conventional design techniques.
キーワード (和) 概算(approximation)回路設計 / 入力データ依存 / タイミングエラー予測 / 再構成可能デバイス / / / /  
(英) approximation circuit design / input data dependent / timing error prediction / reconfigurable device / / / /  
文献情報 信学技報, vol. 114, no. 328, VLD2014-80, pp. 51-56, 2014年11月.
資料番号 VLD2014-80 
発行日 2014-11-19 (VLD, DC) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2014-80 DC2014-34

研究会情報
研究会 VLD DC IPSJ-SLDM CPSY RECONF ICD CPM  
開催期間 2014-11-26 - 2014-11-28 
開催地(和) ビーコンプラザ(別府国際コンベンションセンター) 
開催地(英) B-ConPlaza 
テーマ(和) デザインガイア2014 -VLSI設計の新しい大地- 
テーマ(英) Design Gaia 2014 -New Field of VLSI Design- 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2014-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM 
本文の言語 日本語 
タイトル(和) タイミングエラー予測回路による再構成可能デバイス上でのデータ依存最適化回路設計 
サブタイトル(和)  
タイトル(英) Data Dependent Optimization using Suspicious Timing Error Prediction for Reconfigurable Approximation Circuits 
サブタイトル(英)  
キーワード(1)(和/英) 概算(approximation)回路設計 / approximation circuit design  
キーワード(2)(和/英) 入力データ依存 / input data dependent  
キーワード(3)(和/英) タイミングエラー予測 / timing error prediction  
キーワード(4)(和/英) 再構成可能デバイス / reconfigurable device  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 川村 一志 / Kazushi Kawamura / カワムラ カズシ
第1著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第2著者 氏名(和/英/ヨミ) 阿部 晋矢 / Shin-ya Abe / アベ シンヤ
第2著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第3著者 氏名(和/英/ヨミ) 史 又華 / Youhua Shi /
第3著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第4著者 氏名(和/英/ヨミ) 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ
第4著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第5著者 氏名(和/英/ヨミ) 戸川 望 / Nozomu Togawa / トガワ ノゾム
第5著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
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講演者
発表日時 2014-11-26 09:40:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2014-80,IEICE-DC2014-34 
巻番号(vol) IEICE-114 
号番号(no) no.328(VLD), no.329(DC) 
ページ範囲 pp.51-56 
ページ数 IEICE-6 
発行日 IEICE-VLD-2014-11-19,IEICE-DC-2014-11-19 


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