講演抄録/キーワード |
講演名 |
2014-11-26 16:15
DTMOSを用いたサブスレッショルド回路の高速化設計 ○福留祐治・史 又華・戸川 望(早大)・宇佐美公良(芝浦工大)・柳澤政生(早大) VLD2014-88 DC2014-42 |
抄録 |
(和) |
サブスレッショルド領域で回路を動作させることで低電力化は実現されるが,同時に速度が劣化するトレードオフの関係にある.
本稿ではサブスレッショルド領域において低電力で高速化を実現するため,DTMOSを用いたサブスレッショルド回路の高速化設計を行い,トランジスタレベルのシミュレーションの結果,30~45%高速化し,$V_{dd}=0.2V,0.3V$において平均15%低エネルギー化したことを示す. |
(英) |
Low power consumption is achieved by operating circuits in sub-threshold region.
However, in sub-threshold region, the operating speed becomes slow, and the tradeoff between power and speed should be considered carefully.
In this work, we present DTMOS implementations to realize high speed and low power in subthreshold region.
Transistor level simulation results show that the operating speed can be improved by 30%-45%, and on average 15% energy reduction can be achieved when $V_{dd}$ ranges 0.2-0.3V. |
キーワード |
(和) |
DTMOS / サブスレッショルド回路 / / / / / / |
(英) |
dynamic threshold MOS / sub-threshold circuit / / / / / / |
文献情報 |
信学技報, vol. 114, no. 328, VLD2014-88, pp. 117-121, 2014年11月. |
資料番号 |
VLD2014-88 |
発行日 |
2014-11-19 (VLD, DC) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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