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講演抄録/キーワード
講演名 2014-11-26 10:05
回路面積を考慮したSuspicious Timing Error Prediction回路の挿入位置決定手法の改良と評価
吉田慎之介史 又華柳澤政生戸川 望早大VLD2014-81 DC2014-35
抄録 (和) 近年,半導体技術の進展に伴いタイミングエラー発生の危険性が増加している.STEPはタイミングエラーを事前に予測できる手法であるが,STEP回路を挿入する位置が重要である.このような背景から、回路面積を考慮したSTEP回路の挿入位置決定手法を提案した.本手法ではSTEP回路の個数を削減するために短いパスを無視するが,長いパスまで無視する可能性があった.また,短いパスに合わせて位置ラベルを付けるため,STEP回路の挿入位置がパスの後半に偏る可能性があった.本稿ではSTEP回路の挿入位置決定手法で用いる,短いパスの探索方法とラベル付けの方法を改良する.パスの長さを推定することで短いパスのみを無視できるため,これまでSTEP回路を挿入しなかった長いパスで発生するタイミングエラーが予測できる.また,任意の長さのパスに合わせたラベル付けもできるため,チェックポイントがパスの後半となることを防ぐ.改良した手法を複数の回路に対して適用し,最大動作周波数の向上を図る.実験結果よりSTEP回路を入れない場合と比較して,最大動作周波数を平均1.71倍に向上させることができた.改良前の手法と比較すると,最大動作周波数を平均1.15倍に向上させることができた. 
(英) As process technologies advance, process and delay variation causes a complex timing design and in-situ timing error correction techniques are strongly required. Suspicious timing error prediction (STEP) predicts timing errors by monitoring checkpoints by STEP circuits (STEPCs) and how to insert checkpoints is very important. We have proposed a network-flow-based checkpoint insertion algorithm for STEP.However, our algorithm may ignore long paths and insert checkpoints near the output. In this paper, we improve how to ignore short paths and set labels by estimating path lengths.Then, we can ignore only short paths and insert checkpoints into near the center of all long paths. We evaluate our algorithm by applying it to four benchmark circuits. Experimental results show that our proposed algorithm realizes an average of 1.71X overclocking compared with just inserting no STEPC. Furthermore, our improved algorithm realizes an average of 1.15X overclocking compared with our original algorithm.
キーワード (和) タイミングエラー予測 / ロバスト設計 / 遅延ばらつき / オーバークロック / / / /  
(英) Timing error prediction / robust design / delay variation / overclocking / / / /  
文献情報 信学技報, vol. 114, no. 328, VLD2014-81, pp. 57-62, 2014年11月.
資料番号 VLD2014-81 
発行日 2014-11-19 (VLD, DC) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2014-81 DC2014-35

研究会情報
研究会 VLD DC IPSJ-SLDM CPSY RECONF ICD CPM  
開催期間 2014-11-26 - 2014-11-28 
開催地(和) ビーコンプラザ(別府国際コンベンションセンター) 
開催地(英) B-ConPlaza 
テーマ(和) デザインガイア2014 -VLSI設計の新しい大地- 
テーマ(英) Design Gaia 2014 -New Field of VLSI Design- 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2014-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM 
本文の言語 日本語 
タイトル(和) 回路面積を考慮したSuspicious Timing Error Prediction回路の挿入位置決定手法の改良と評価 
サブタイトル(和)  
タイトル(英) An Effective Robust Design Using Improved Checkpoint Insertion Algorithm for Suspicious Timing-Error Prediction Scheme and its Evaluations 
サブタイトル(英)  
キーワード(1)(和/英) タイミングエラー予測 / Timing error prediction  
キーワード(2)(和/英) ロバスト設計 / robust design  
キーワード(3)(和/英) 遅延ばらつき / delay variation  
キーワード(4)(和/英) オーバークロック / overclocking  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 吉田 慎之介 / Shinnosuke Yoshida / ヨシダ シンノスケ
第1著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第2著者 氏名(和/英/ヨミ) 史 又華 / Youhua Shi / シ ヨウカ
第2著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第3著者 氏名(和/英/ヨミ) 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ
第3著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第4著者 氏名(和/英/ヨミ) 戸川 望 / Nozomu Togawa / トガワ ノゾム
第4著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
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講演者
発表日時 2014-11-26 10:05:00 
発表時間 25 
申込先研究会 VLD 
資料番号 IEICE-VLD2014-81,IEICE-DC2014-35 
巻番号(vol) IEICE-114 
号番号(no) no.328(VLD), no.329(DC) 
ページ範囲 pp.57-62 
ページ数 IEICE-6 
発行日 IEICE-VLD-2014-11-19,IEICE-DC-2014-11-19 


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