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講演抄録/キーワード
講演名 2014-09-19 10:10
CPU-FPGA環境におけるソフトウェア-ハードウェア混在パイプラインの構築
宮島敬明慶大)・デビッド トーマスインペリアル)・天野英晴慶大
技報オンラインサービス実施中
抄録 (和) Courier-FPGAは、CPU-FPGA環境でアプリケーション(バイナリ)の高速化を行う為のツールである。まず、実行中のバイナリから所定の関数を解析し情報を収集、中間データを含む関数コールフロー図を作成する。次に、Courier-FPGAのPipeline Generatorが解析された関数と対応する既存のFPGA向けハードウェア(HW)モジュールと、CPUのソフトウェア(SW)関数をタスクとし、コードを生成する。複数のHWモジュールとSW関数をパイプライン実行するための制御プログラムをIntel Threading Building Block (Intel TBB)を用いて生成し、SW/HW混在パイプラインを構築する。実行時には、Function Off-loaderが目的の関数をフックし、実際の処理を構築されたSW/HW混在パイプラインにオフロードする。Courier-FPGAは一連の処理をユーザの介在なしに行い、対象バイナリの再コンパイルやコードを必要としない。我々のケーススタディでは、コーナー検出アプリケーションを既存のHWモジュールを利用し、Zynqプラットフォーム上で約15倍の高速化を達成した。 
(英) This new toolchain for accelerating application on CPU-FPGA platforms, called Courier-FPGA, extracts runtime information from a running target binary, and re-constructs the function call graph including input-output data. Then, it synthesizes hardware modules on the FPGA and makes software functions on CPU by using Pipeline Generator. The Pipeline Generator also builds a pipeline control program by using Intel Threading Building Block (Intel TBB) to run both hardware modules and software functions in parallel. Finally, Courier-FPGA's Function Off-loader dynamically replaces and off-loads the original functions in the binary by using the built pipeline. Courier-FPGA performs the off-loading without user intervention, source code tweaks or re-compilations of the binary. In our case study, Courier-FPGA was used to accelerate a corner detection application binary on the Zynq platform. A series of functions were off-loaded, and speed up approx 15 times was achieved by using the built pipeline.
キーワード (和) CPU-FPGAプラットフォーム / パイプライン化 / 設計手法 / / / / /  
(英) CPU-FPGA Platgorm / Pipelining / Design Methodology / / / / /  
文献情報 信学技報, vol. 114, no. 223, RECONF2014-27, pp. 57-62, 2014年9月.
資料番号 RECONF2014-27 
発行日 2014-09-11 (RECONF) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 RECONF  
開催期間 2014-09-18 - 2014-09-19 
開催地(和) 杜の宿 
開催地(英)  
テーマ(和) リコンフィギャラブルシステム、一般 
テーマ(英) Reconfigurable Systems, etc. 
講演論文情報の詳細
申込み研究会 RECONF 
会議コード 2014-09-RECONF 
本文の言語 日本語 
タイトル(和) CPU-FPGA環境におけるソフトウェア-ハードウェア混在パイプラインの構築 
サブタイトル(和)  
タイトル(英) Building a Mixed Software Hardware Pipeline on CPU-FPGA Platforms 
サブタイトル(英)  
キーワード(1)(和/英) CPU-FPGAプラットフォーム / CPU-FPGA Platgorm  
キーワード(2)(和/英) パイプライン化 / Pipelining  
キーワード(3)(和/英) 設計手法 / Design Methodology  
キーワード(4)(和/英) /  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 宮島 敬明 / Takaaki Miyajima /
第1著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第2著者 氏名(和/英/ヨミ) デビッド トーマス / David Thomas /
第2著者 所属(和/英) インペリアル・カレッジ・ロンドン (略称: インペリアル)
Imperial College London (略称: ICL)
第3著者 氏名(和/英/ヨミ) 天野 英晴 / Hideharu Amano /
第3著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
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講演者
発表日時 2014-09-19 10:10:00 
発表時間 25 
申込先研究会 RECONF 
資料番号 IEICE-RECONF2014-27 
巻番号(vol) IEICE-114 
号番号(no) no.223 
ページ範囲 pp.57-62 
ページ数 IEICE-6 
発行日 IEICE-RECONF-2014-09-11 


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