講演抄録/キーワード |
講演名 |
2014-09-18 14:10
65nmCMOSプロセスを用いた耐故障FPGAの試作と評価 ○尼崎太樹・梶原拓也・藤澤賢太郎・趙 謙・飯田全広・久我守弘・末吉敏則(熊本大) RECONF2014-18 |
抄録 |
(和) |
我々はSoC(System on a Chip)に搭載されるFPGA-IP(Field Programmable Gate Array Intellectual
Property)コアに焦点をあてたFT-FPGA(Fault Tolerant FPGA)アーキテクチャの研究を行っている.信頼性が
要求されるシステムではTMR(Tripple Module Redundancy)のように対象モジュールの多重化が使われることが
多い.しかし,SoC に搭載されるFPGA-IP コアを対象とした場合,面積制約が非常に大きいため単純な冗長化は困
難であることが多い.我々の提案するFT-FPGA は決まったタイル数毎にスペアタイルを備え,故障が起きた際に回
路を退避させることで信頼性を上げている.また,FT-FPGA はソフトIP コアとして提供されるため,通常のASIC
(Application Specic Integrate Circuit)設計ツールを用いてSoC に搭載可能である.本論文ではFT-FPGA アーキ
テクチャの探索を行い,TSMC 65nmCMOS スタンダードセルライブラリを用いてチップ試作を行った. |
(英) |
我々はSoC(System on a Chip)に搭載されるFPGA-IP(Field Programmable Gate Array Intellectual
Property)コアに焦点をあてたFT-FPGA(Fault Tolerant FPGA)アーキテクチャの研究を行っている.信頼性が
要求されるシステムではTMR(Tripple Module Redundancy)のように対象モジュールの多重化が使われることが
多い.しかし,SoC に搭載されるFPGA-IP コアを対象とした場合,面積制約が非常に大きいため単純な冗長化は困
難であることが多い.我々の提案するFT-FPGA は決まったタイル数毎にスペアタイルを備え,故障が起きた際に回
路を退避させることで信頼性を上げている.また,FT-FPGA はソフトIP コアとして提供されるため,通常のASIC
(Application Specic Integrate Circuit)設計ツールを用いてSoC に搭載可能である.本論文ではFT-FPGA アーキ
テクチャの探索を行い,TSMC 65nmCMOS スタンダードセルライブラリを用いてチップ試作を行った. |
キーワード |
(和) |
FT-FPGA / IPコア / 試作 / / / / / |
(英) |
FT-FPGA / IP core / Prototype Chip / / / / / |
文献情報 |
信学技報, vol. 114, no. 223, RECONF2014-18, pp. 7-12, 2014年9月. |
資料番号 |
RECONF2014-18 |
発行日 |
2014-09-11 (RECONF) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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RECONF2014-18 |