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講演抄録/キーワード
講演名 2014-09-05 15:35
Schematic to Program Translator(SPT)を用いたGPUへの暗号実装
渡部 匡岩井啓輔田中秀磨黒川恭一防衛大ISEC2014-52
抄録 (和) ヘテロジニアスコンピューティングの普及により、アクセラレータが多く使われるようになると共に、様々な種類の暗号アルゴリズムを、アクセラレータへ容易に実装して高速処理を行う要求が高まりつつある。しかし、アクセラレータ上で高速に動作するプログラムを記述することは容易ではない。また、暗号アルゴリズムは強度だけでなく実装の容易性やスループットによる性能比較も重要であり、アクセラレータに実装した場合の比較も行う必要がある。そこで我々は、一般ユーザから暗号開発者までの幅広い層に、アクセラレータを用いた高速な暗号処理を容易に利用できる開発環境SPT(Schematic to Program Translator) を提案した。本稿では、SPT を用いてGPU へ暗号を実装する環境の開発について述べる。SPT では、暗号アルゴリズムの仕様に則って作図することにより、C プログラムを自動生成し、それをC コンパイラ又はCUDA トランスレータ、高位合成ツールに渡すことにより、アクセラレータを容易に利用できる環境を整える。SPT とCUDA トランスレータを用いて、AES 及びCamellia をGPU に実装し評価した結果、それぞれの暗号アルゴリズムにおいて、SPT が自動生成したコードからCUDA トランスレータが生成したCUDA プログラムは、GPU において正しく暗号化できることが確認できた。スループットによる評価では、人が記述したCUDA プログラムの方がそれぞれ1.93 倍、1.54 倍高速に動作した。 
(英) With the spread of heterogeneous computing, accelerators such as GPU are widely used. However, it is not easy to develop a software program that runs at high speed on accelerators. On the other hand, encryption algorithms are evaluated with not only the strength but also the implementability and the performance. Therefore it is important to compare the performance by throughput using accelerators. We proposed a development tool named SPT(Schematic to Program Translator) for high-speed processing of encryption as well as FPGA and many-core processor. In this paper, we discussed GPU implementation of Cipher using SPT. In this tool, a C program is automatically generated from the gure drawn in accordance with the speci cations of the encryption algorithm. Moreover, many-core processor, GPU and FPGA can be easily used by passing the program to the C compiler, CUDA translator and high-level synthesis tool. As a result, programs generated by CUDA transrator using C programs generated by SPT can perfprm encryption process correctly on GPU, however its performance
became slower than codes generated by person.
キーワード (和) GUI / 暗号実装 / AES / Camellia / CUDA / GPU / /  
(英) GUI / Implementation of Encryption Circuit / AES / Camellia / CUDA / GPU / /  
文献情報 信学技報, vol. 114, no. 203, ISEC2014-52, pp. 35-42, 2014年9月.
資料番号 ISEC2014-52 
発行日 2014-08-29 (ISEC) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード ISEC2014-52

研究会情報
研究会 ISEC  
開催期間 2014-09-05 - 2014-09-05 
開催地(和) 機械振興会館 
開催地(英) Kikai-Shinko-Kaikan Bldg. 
テーマ(和) 一般 
テーマ(英)  
講演論文情報の詳細
申込み研究会 ISEC 
会議コード 2014-09-ISEC 
本文の言語 日本語 
タイトル(和) Schematic to Program Translator(SPT)を用いたGPUへの暗号実装 
サブタイトル(和)  
タイトル(英) GPU implementation of Ciphers using Schematic to Program Translator(SPT) 
サブタイトル(英)  
キーワード(1)(和/英) GUI / GUI  
キーワード(2)(和/英) 暗号実装 / Implementation of Encryption Circuit  
キーワード(3)(和/英) AES / AES  
キーワード(4)(和/英) Camellia / Camellia  
キーワード(5)(和/英) CUDA / CUDA  
キーワード(6)(和/英) GPU / GPU  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 渡部 匡 / Masashi Watanabe / ワタナベ マサシ
第1著者 所属(和/英) 防衛大学校 (略称: 防衛大)
National Defense Academy of Japan (略称: NDA)
第2著者 氏名(和/英/ヨミ) 岩井 啓輔 / Keisuke Iwai / イワイ ケイスケ
第2著者 所属(和/英) 防衛大学校 (略称: 防衛大)
National Defense Academy of Japan (略称: NDA)
第3著者 氏名(和/英/ヨミ) 田中 秀磨 / Hidema Tanaka / タナカ ヒデマ
第3著者 所属(和/英) 防衛大学校 (略称: 防衛大)
National Defense Academy of Japan (略称: NDA)
第4著者 氏名(和/英/ヨミ) 黒川 恭一 / Takakazu Kurokawa / クロカラ タカカズ
第4著者 所属(和/英) 防衛大学校 (略称: 防衛大)
National Defense Academy of Japan (略称: NDA)
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講演者
発表日時 2014-09-05 15:35:00 
発表時間 25 
申込先研究会 ISEC 
資料番号 IEICE-ISEC2014-52 
巻番号(vol) IEICE-114 
号番号(no) no.203 
ページ範囲 pp.35-42 
ページ数 IEICE-8 
発行日 IEICE-ISEC-2014-08-29 


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