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講演抄録/キーワード
講演名 2014-07-11 14:00
フロアプランを考慮したマルチプレクサ入力数制限FPGA向け高位合成手法
藤原晃一阿部晋矢川村一志柳澤政生戸川 望早大
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文献情報 信学技報, vol. 114, no. 123, VLD2014-50, pp. 219-224, 2014年7月.
資料番号 VLD2014-50 
発行日 2014-07-02 (CAS, VLD, SIP, MSS, SIS) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380

研究会情報
研究会 CAS SIP MSS VLD SIS  
開催期間 2014-07-09 - 2014-07-11 
開催地(和) 北海道大学 
開催地(英) Hokkaido University 
テーマ(和) システムと信号処理および一般 
テーマ(英) System, signal processing and related topics 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2014-07-CAS-SIP-MSS-VLD-SIS 
本文の言語 日本語 
タイトル(和) フロアプランを考慮したマルチプレクサ入力数制限FPGA向け高位合成手法 
サブタイトル(和)  
タイトル(英) A floorplan-driven high-level synthesis algorithm for reducing multiplexer inputs targeting FPGAs 
サブタイトル(英)  
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第1著者 氏名(和/英/ヨミ) 藤原 晃一 / Koichi Fujiwara / フジワラ コウイチ
第1著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第2著者 氏名(和/英/ヨミ) 阿部 晋矢 / Shin-ya Abe / アベ シンヤ
第2著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第3著者 氏名(和/英/ヨミ) 川村 一志 / Kazushi Kawamura / カワムラ カズシ
第3著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第4著者 氏名(和/英/ヨミ) 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ
第4著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第5著者 氏名(和/英/ヨミ) 戸川 望 / Nozomu Togawa / トガワ ノゾム
第5著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
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講演者
発表日時 2014-07-11 14:00:00 
発表時間 20 
申込先研究会 VLD 
資料番号 IEICE-CAS2014-41,IEICE-VLD2014-50,IEICE-SIP2014-62,IEICE-MSS2014-41,IEICE-SIS2014-41 
巻番号(vol) IEICE-114 
号番号(no) no.122(CAS), no.123(VLD), no.124(SIP), no.125(MSS), no.126(SIS) 
ページ範囲 pp.219-224 
ページ数 IEICE-6 
発行日 IEICE-CAS-2014-07-02,IEICE-VLD-2014-07-02,IEICE-SIP-2014-07-02,IEICE-MSS-2014-07-02,IEICE-SIS-2014-07-02 


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