講演抄録/キーワード |
講演名 |
2014-06-20 14:30
低電力BIST手法におけるキャプチャ電力のTEG評価 ○西田敏也(九工大)・王 森レイ(愛媛大)・佐藤康夫・梶原誠司(九工大) DC2014-13 |
抄録 |
(和) |
スキャンベーステストのキャプチャ時の瞬間的な電流による電圧降下は,テスト対象パスの遅延増加等をもたらし,テスト精度低下の要因となっている.マルチサイクルテストはキャプチャ動作の繰り返しにより電圧降下を低減する手法である.本研究では,マルチサイクルテストによるキャプチャ時の信号値変化量低減が実際の電圧降下の低減にどう影響するかを,低電力BIST手法を実装したTEGチップの電源電圧測定結果により示す. |
(英) |
Voltage drop by a momentary current change during capture cycles in scan-based testing brings an increase in path delay of a circuit under test, and is one of factors of test accuracy degradation. Multi-cycle test is a method that can reduce the voltage drop by repetition of the capture operation. This paper investigates how the reduction of switching activities by the multi-cycle test method reduces the actual voltage drop from observation of power supply voltage of a TEG chip implementing a low-power BIST. |
キーワード |
(和) |
BIST / スキャンテスト / マルチサイクルテスト / キャプチャ電力 / / / / |
(英) |
BIST / scan test / multi-cycle test / capture power / / / / |
文献情報 |
信学技報, vol. 114, no. 99, DC2014-13, pp. 21-26, 2014年6月. |
資料番号 |
DC2014-13 |
発行日 |
2014-06-13 (DC) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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DC2014-13 |