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| 講演抄録／キーワード | ||
| 講演名 | 2014-05-29 11:05 SystemCモデルから束データ方式による非同期式回路を合成する合成フローの提案 ○小峰太一・齋藤 寛（会津大）  VLD2014-5 |
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| 抄録 | （和） | 本稿では，束データ方式による非同期式回路をSystemC モデルからレイアウトまで設計するためのフローを提案する．提案する合成フローでは，高位合成，論理合成，レイアウト合成，タイミング解析に商用のEDA ツールを用いる．一方，同期式回路のRTL モデルから非同期式回路のRTL モデルへの変換，設計制約の生成，タイミング検証，タイミング調整は自前で開発したツールを用いる．ケーススタディとして，提案したフローを用いてElliptic Wave Filter のSystemC モデルを合成し，回路面積や消費エネルギーを評価する． |
| （英） | This paper proposes a synthesis flow for asynchronous circuits with bundled-data implementation from a SystemC model to the layout design. In the proposed synthesis flow, we use commercial EDA tools for high-level synthesis, logic synthesis, layout synthesis, and STA. On the other hand, we develop design automation tools for converting RTL model of synchronous circuits to asynchronous one, generating design constraints, verifying timing, and adjusting timing. In a case study, we synthesize SystemC model of Elliptic Wave Filter using the proposed synthesis flow and evaluate circuit area and energy consumption. | |
| キーワード | （和） | 束データ方式による非同期式回路 / 高位合成 / 非同期化 / 制約生成 / タイミング検証 / / / |
| （英） | Asynchronous circuits with bundled-data implementation / High-level synthesis / Desynchronization / Constraint generation / Timing verification / / / | |
| 文献情報 | 信学技報, vol. 114, no. 59, VLD2014-5, pp. 21-26, 2014年5月. | |
| 資料番号 | VLD2014-5 | |
| 発行日 | 2014-05-22 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2014-5 |
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| 研究会情報 | |
| 研究会 | VLD IPSJ-SLDM |
| 開催期間 | 2014-05-28 - 2014-05-29 |
| 開催地（和） | 北九州国際会議場 11会議室 |
| 開催地（英） | Kitakyushu International Conference Center |
| テーマ（和） | システム設計および一般（5月28日はLSIとシステムのワークショップと共同企画） |
| テーマ（英） | System Design, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2014-05-VLD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | SystemCモデルから束データ方式による非同期式回路を合成する合成フローの提案 |
| サブタイトル（和） | |
| タイトル（英） | Proposal of a Synthesis Flow for Asynchronous Circuits with Bundled-Data Implementation from a SystemC Model |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 束データ方式による非同期式回路 / Asynchronous circuits with bundled-data implementation |
| キーワード(2)（和/英） | 高位合成 / High-level synthesis |
| キーワード(3)（和/英） | 非同期化 / Desynchronization |
| キーワード(4)（和/英） | 制約生成 / Constraint generation |
| キーワード(5)（和/英） | タイミング検証 / Timing verification |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 小峰 太一 / Taichi Komine / コミネ タイチ |
| 第1著者 所属（和/英） | 会津大学 (略称： 会津大) University of Aizu (略称： Univ. of Aizu) |
| 第2著者 氏名（和/英/ヨミ） | 齋藤 寛 / Hiroshi Saito / |
| 第2著者 所属（和/英） | 会津大学 (略称： 会津大) University of Aizu (略称： Univ. of Aizu) |
| 第3著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第1著者 |
| 発表日時 | 2014-05-29 11:05:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2014-5 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | no.59 |
| ページ範囲 | pp.21-26 |
| ページ数 | 6 |
| 発行日 | 2014-05-22 (VLD) |
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