講演抄録/キーワード |
講演名 |
2014-04-18 11:20
[依頼講演]27%動作電力削減と85%リーク削減を実現する2電源SRAM用ビット線電力計算回路およびデジタル制御リテンション回路 ○櫛田桂一・橘 文彦・平林 修・武山泰久・川澄 篤・鈴木 東・仁木祐介・静野観椰子・佐々木慎一・矢部友章・畝川康夫(東芝) ICD2014-13 エレソ技報アーカイブへのリンク:ICD2014-13 |
抄録 |
(和) |
2電源SRAMの動作電力およびリーク電力を低減するビット線電力計算回路およびデジタル制御リテンション回路を提案した。ビット線電力計算機は動作時のビット線電力をモニタし、SRAMの電力が最小となるようSRAMセルの動作電圧最適化を可能にする。またデジタル制御リテンション回路ではデジタルLDOを複数のSRAMで共有し、これを間欠動作させることでスタンバイ時の電力を大幅に削減した。0.120um2の6T SRAMを用いて28nm CMOSテクノロジーでテストチップを作製し、25℃での動作時とスタンバイ時の消費電力がそれぞれ27%と85%削減できることを確認した。本稿では特に本提案回路が効果的な室温付近での解析/実測結果および回路動作を中心に紹介する。 |
(英) |
This paper presents a dual-power-supply SRAM that reduces active and stand-by power from room temperature (RT) to high temperature (HT) using a BL power calculator (BLPC) and a digitally controllable retention circuit (DCRC). A test-chip is fabricated in a 28nm CMOS technology with a 0.120μm2 6T-SRAM cell. With these schemes, active and standby power consumptions at 25°C are reduced by 27% and 85%, respectively. |
キーワード |
(和) |
2電源SRAM / 消費電力削減 / ビット線電力計算機 / デジタルLDO / / / / |
(英) |
A Dual-power supply SRAM / Power reduction / Digital LDO / / / / / |
文献情報 |
信学技報, vol. 114, no. 13, ICD2014-13, pp. 65-70, 2014年4月. |
資料番号 |
ICD2014-13 |
発行日 |
2014-04-10 (ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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