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講演抄録/キーワード
講演名 2014-03-04 14:40
超微細化を実現する側壁ダブル・クアドラプルパターニングのための3色グリッド配線手法
児玉親亮東芝)・市川裕隆東芝マイクロエレクトロニクス)・中嶌史晴中山幸一野嶋茂樹小谷敏也東芝VLD2013-151
抄録 (和) 光リソグラフィの延命技術とよばれ,次世代リソグラフィ技術の実用化までの「つなぎ」のような存在であったダブルパターニング技術は,今や半導体の微細化に欠かせない重要な製造技術となっている.そのダブルパターニング技術も,微細化が進んでパターンのハーフピッチが$20~nm$を下回り,さらに$14~nm$テクノロジになるとトリプルパターニングやクアドラプルパターニングといった,より高度な微細パターニング技術が必要になる.我々はこれまで側壁加工プロセスによるマルチパターニング技術のためのレイアウト手法について検討を行ってきた.本稿では,側壁加工プロセスを2回繰り返すことにより,芯材の4分の1ピッチのパターンを形成可能な,側壁スペーサープロセス(ネガティブ型)による側壁クアドラプルパターニングのためのグリッド配線手法を提案する.提案手法は予め3色に塗り分けられたグリッドを利用することで側壁クアドラプルパターニングのための配線レイアウトを描画可能であり,しかも容易に芯材となるマスクパターンを導出できる.また,同じグリッド構造でポジティブ型の側壁ダブルパターニングのためのレイアウトも可能であることを示す. 
(英) Self-Aligned Double and Quadruple Patterning (SADP, SAQP) are leading candidates for sub-$20~nm$ and sub-$14~nm$ node and beyond, but designing their feasible layouts must follow stricter constraints than in Litho-Etch-Litho-Etch process. Despite their robustness against overlay, SADP and SAQP are challenging processes since predicting wafer image instantly is almost impossible. We propose a new simple grid routing method for Spacer-Is-Dielectric (SID)-type SAQP process, preparing each node painted in different three colors interchangeably, so that we can design the target layout predicting the wafer image. The proposed grid structure utilizes conventional routing algorithms such as maze router etc. We can easily derive two kinds of mandrel patterns from the resultant data without complex coloring or decomposition methods.
Also, we propose SADP-aware routing method for Spacer-Is-Metal (SIM) process based on the same grid structure. For both SID-SAQP and SIM-SADP processes, classical maze-routing algorithm is implemented and the effectiveness is confirmed. To our best knowledge, this is the first SID-compliant SADP-aware routing method.
キーワード (和) リソ / 側壁ダブルパターニング / 側壁クアドラプルパターニング / 側壁加工 / SADP / SAQP / /  
(英) Lithography / Self-Aligned Double Patterning / Self-Aligned Quadruple Patterning / Sidewall process / SADP / SAQP / /  
文献情報 信学技報, vol. 113, no. 454, VLD2013-151, pp. 99-104, 2014年3月.
資料番号 VLD2013-151 
発行日 2014-02-24 (VLD) 
ISSN Print edition: ISSN 0913-5685    Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2013-151

研究会情報
研究会 VLD  
開催期間 2014-03-03 - 2014-03-05 
開催地(和) 沖縄県青年会館 
開催地(英) Okinawa Seinen Kaikan 
テーマ(和) システムオンシリコンを支える設計技術 
テーマ(英) Design Technology for System-on-Silicon 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2014-03-VLD 
本文の言語 日本語 
タイトル(和) 超微細化を実現する側壁ダブル・クアドラプルパターニングのための3色グリッド配線手法 
サブタイトル(和)  
タイトル(英) Self-Aligned Double and Quadruple Patterning-Aware Grid Routing 
サブタイトル(英)  
キーワード(1)(和/英) リソ / Lithography  
キーワード(2)(和/英) 側壁ダブルパターニング / Self-Aligned Double Patterning  
キーワード(3)(和/英) 側壁クアドラプルパターニング / Self-Aligned Quadruple Patterning  
キーワード(4)(和/英) 側壁加工 / Sidewall process  
キーワード(5)(和/英) SADP / SADP  
キーワード(6)(和/英) SAQP / SAQP  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 児玉 親亮 / Chikaaki Kodama / コダマ チカアキ
第1著者 所属(和/英) 株式会社東芝 (略称: 東芝)
Toshiba Corporation (略称: Toshiba)
第2著者 氏名(和/英/ヨミ) 市川 裕隆 / Hirotaka Ichikawa / イチカワ ヒロタカ
第2著者 所属(和/英) 東芝マイクロエレクトロニクス株式会社 (略称: 東芝マイクロエレクトロニクス)
Toshiba Microelectronics Corporation (略称: Toshiba Microelectronics)
第3著者 氏名(和/英/ヨミ) 中嶌 史晴 / Fumiharu Nakajima / ナカジマ フミハル
第3著者 所属(和/英) 株式会社東芝 (略称: 東芝)
Toshiba Corporation (略称: Toshiba)
第4著者 氏名(和/英/ヨミ) 中山 幸一 / Koichi Nakayama / ナカヤマ コウイチ
第4著者 所属(和/英) 株式会社東芝 (略称: 東芝)
Toshiba Corporation (略称: Toshiba)
第5著者 氏名(和/英/ヨミ) 野嶋 茂樹 / Shigeki Nojima / ノジマ シゲキ
第5著者 所属(和/英) 株式会社東芝 (略称: 東芝)
Toshiba Corporation (略称: Toshiba)
第6著者 氏名(和/英/ヨミ) 小谷 敏也 / Toshiya Kotani / コタニ トシヤ
第6著者 所属(和/英) 株式会社東芝 (略称: 東芝)
Toshiba Corporation (略称: Toshiba)
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講演者 第1著者 
発表日時 2014-03-04 14:40:00 
発表時間 25分 
申込先研究会 VLD 
資料番号 VLD2013-151 
巻番号(vol) vol.113 
号番号(no) no.454 
ページ範囲 pp.99-104 
ページ数
発行日 2014-02-24 (VLD) 


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