| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2013-12-13 13:50 TDCによる高速オンチップ遅延時間測定を用いた高品質遅延故障テストセット構成法 ○加藤健太郎（鶴岡高専）・小林春夫（群馬大）  DC2013-70 |
|
| 抄録 | （和） | 汎用プロセッサ，システムLSIといった高速かつ低消費電力なディジタルLSIは，今日のあらゆる分野において必要不可欠である．今後さらなる市場の要求に対応するためには半導体製造プロセスのさらなるスケーリングが必須となる．しかしながら，半導体製造プロセスのさらなるスケーリングは，製造ばらつき，タイミング不良に起因する深刻な動作不良を引き起こす可能性を有する． 本研究では，高速遅延測定回路を用いた網羅的な遅延の実測に基づく遅延解析によるプロセスのばらつきに強い高品質なLOSによる遅延故障テスト法を提案する．本手法は2段階のプロセスからなる．まず1段階目においてTDCを用いた遅延測定によるクリティカル解析を行う．2段階目において1段階目の解析結果から得られたクリティカルパスと遷移故障検出パターンにスタティックマージすることにより高品質テストセットを構成する．評価結果より，テストデータオーバヘッドが通常のものの13%であることを確認した． |
| （英） | Today, low power and high speed LSIs such as microprocessors and SoCs are indispensable in various consumer devices and information infrastructures. To meet the needs of the market, further scaling of devices is required. However scaling of devices induces the frequency of the frequency of the timing related errors. In this study, we present a high quality delay test set using fast on-chip delay measurement. This technique is composed of two phases. In the first phase, critical path analysis is performed using on-chip delay measurement with TDC. In the second phase, test set is created with the analysis of critical paths of the 1st phase. Experimental result shows that the data overhead of the test vector is 13% on average. |
|
| キーワード | （和） | 遅延測定 / TDC / LOS / スタティックマージ / / / / |
| （英） | Delay Measurement / TDC / LOS / Static Merge / / / / | |
| 文献情報 | 信学技報, vol. 113, no. 353, DC2013-70, pp. 13-16, 2013年12月. | |
| 資料番号 | DC2013-70 | |
| 発行日 | 2013-12-06 (DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | DC2013-70 |
|
| 研究会情報 | |
| 研究会 | DC |
| 開催期間 | 2013-12-13 - 2013-12-13 |
| 開催地（和） | 和倉温泉観光会館 |
| 開催地（英） | |
| テーマ（和） | 安全性および一般 |
| テーマ（英） | Safety, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2013-12-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | TDCによる高速オンチップ遅延時間測定を用いた高品質遅延故障テストセット構成法 |
| サブタイトル（和） | |
| タイトル（英） | Construction of High Quality Delay Test Set Using Fast On-Chip Delay Measurement |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 遅延測定 / Delay Measurement |
| キーワード(2)（和/英） | TDC / TDC |
| キーワード(3)（和/英） | LOS / LOS |
| キーワード(4)（和/英） | スタティックマージ / Static Merge |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 加藤 健太郎 / Kentaroh Katoh / カトウ ケンタロウ |
| 第1著者 所属（和/英） | 鶴岡工業高等専門学校 (略称： 鶴岡高専) Tsuruoka National College of Technology (略称： TNCT) |
| 第2著者 氏名（和/英/ヨミ） | 小林 春夫 / Haruo Kobayashi / コバヤシ ハルオ |
| 第2著者 所属（和/英） | 群馬大学 (略称： 群馬大) Gunma University (略称： Gunma University) |
| 第3著者 氏名（和/英/ヨミ） | / / |
| 第3著者 所属（和/英） | (略称： ) (略称： ) |
| 第4著者 氏名（和/英/ヨミ） | / / |
| 第4著者 所属（和/英） | (略称： ) (略称： ) |
| 第5著者 氏名（和/英/ヨミ） | / / |
| 第5著者 所属（和/英） | (略称： ) (略称： ) |
| 第6著者 氏名（和/英/ヨミ） | / / |
| 第6著者 所属（和/英） | (略称： ) (略称： ) |
| 第7著者 氏名（和/英/ヨミ） | / / |
| 第7著者 所属（和/英） | (略称： ) (略称： ) |
| 第8著者 氏名（和/英/ヨミ） | / / |
| 第8著者 所属（和/英） | (略称： ) (略称： ) |
| 第9著者 氏名（和/英/ヨミ） | / / |
| 第9著者 所属（和/英） | (略称： ) (略称： ) |
| 第10著者 氏名（和/英/ヨミ） | / / |
| 第10著者 所属（和/英） | (略称： ) (略称： ) |
| 第11著者 氏名（和/英/ヨミ） | / / |
| 第11著者 所属（和/英） | (略称： ) (略称： ) |
| 第12著者 氏名（和/英/ヨミ） | / / |
| 第12著者 所属（和/英） | (略称： ) (略称： ) |
| 第13著者 氏名（和/英/ヨミ） | / / |
| 第13著者 所属（和/英） | (略称： ) (略称： ) |
| 第14著者 氏名（和/英/ヨミ） | / / |
| 第14著者 所属（和/英） | (略称： ) (略称： ) |
| 第15著者 氏名（和/英/ヨミ） | / / |
| 第15著者 所属（和/英） | (略称： ) (略称： ) |
| 第16著者 氏名（和/英/ヨミ） | / / |
| 第16著者 所属（和/英） | (略称： ) (略称： ) |
| 第17著者 氏名（和/英/ヨミ） | / / |
| 第17著者 所属（和/英） | (略称： ) (略称： ) |
| 第18著者 氏名（和/英/ヨミ） | / / |
| 第18著者 所属（和/英） | (略称： ) (略称： ) |
| 講演者 | 第1著者 |
| 発表日時 | 2013-12-13 13:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | DC2013-70 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | no.353 |
| ページ範囲 | pp.13-16 |
| ページ数 | 4 |
| 発行日 | 2013-12-06 (DC) |
[研究会発表申込システムのトップページに戻る]