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| 講演抄録／キーワード | ||
| 講演名 | 2013-11-29 09:45 RTL情報を用いた高品質遷移故障テスト生成法 ○中島寛之・大竹哲史（大分大）  VLD2013-94 DC2013-60 |
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| 抄録 | （和） | 大規模集積回路(VLSI)の微細化や高速化に伴い，遅延故障のテストが重要になっている．遅延故障とは，論理ゲートや配線の遅延が増加することにより，回路に誤動作が生じる故障である．遅延テストに用いるテストパターンを生成するための遅延故障モデルとして遷移故障モデルがある．遅延テストにおけるテスト品質の評価尺度として統計的遅延品質モデル(SDQM)が提案されている．遷移故障において，統計的遅延品質レベル(SDQL)の向上には，各遷移故障に対して，(1)活性化可能な最長パスを求めること，(2)そのパスを通って故障を検出するテストパターンを生成すること，を正確に行うことが重要である．従来法では，ゲートレベルでできるだけ長いパスで故障を検出することで，テスト品質を向上しているが，ゲートレベルでの探索には時間がかかる．本稿では，レジスタ転送レベル（RTL）において最長パスを求め，そのパスを通って故障の活性化と誤りの伝搬をさせるように制約を用いてテスト生成を行う手法を提案する．RTLでのテスト生成制約の探索はゲートレベルと比べ高速である．実験では，ベンチマーク回路に対して提案法を適用し，SDQLによりテスト品質を評価する． |
| （英） | With the miniaturization and high speed of large scale integrated circuits (VLSIs), it has become important to test delay faults. A delay fault models a defect which induces circuit malfunction by increased delay of logic gates or wiring in the circuit. Transition fault model is widely used to generate test patterns for delay testing. For measuring delay test quality, statistical delay quality model (SDQM) has been proposed. In order to derive better statistical delay quality level (SDQL), the following two things are important: for each transition fault, (1) to find out the longest sensitizable paths, and (2) to generate a test pattern that detects the fault through the longest sensitizable path. In a conventional method, tests having smaller SDQL are generated by finding the longest sensitizable paths at gate level. However, it takes time to search at that level because the number of elements is large. In this paper, we propose a method to find the longest paths at register transfer level (RTL) and to generate tests using constraints obtained from the longest paths for specify some coordinates of test patterns to activate faults through the longest paths. Search at RTL is faster than that at gate level. In our experiment for RTL benchmark circuits, we show that the proposed test generation method can improve SDQL compared with ordinal test generation method. | |
| キーワード | （和） | 遅延テスト / 遷移故障 / SDQM / 制約付きテスト生成 / RTL / / / |
| （英） | delay test / transition fault / SDQM / constrained test pattern generation / RTL / / / | |
| 文献情報 | 信学技報, vol. 113, no. 321, DC2013-60, pp. 239-244, 2013年11月. | |
| 資料番号 | DC2013-60 | |
| 発行日 | 2013-11-20 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2013-94 DC2013-60 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2013-11-27 - 2013-11-29 |
| 開催地（和） | 鹿児島県文化センター |
| 開催地（英） | |
| テーマ（和） | デザインガイア2013 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2013 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2013-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | RTL情報を用いた高品質遷移故障テスト生成法 |
| サブタイトル（和） | |
| タイトル（英） | A Method of High Quality Transition Test Generation Using RTL Information |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 遅延テスト / delay test |
| キーワード(2)（和/英） | 遷移故障 / transition fault |
| キーワード(3)（和/英） | SDQM / SDQM |
| キーワード(4)（和/英） | 制約付きテスト生成 / constrained test pattern generation |
| キーワード(5)（和/英） | RTL / RTL |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 中島 寛之 / Hiroyuki Nakashima / ナカシマ ヒロユキ |
| 第1著者 所属（和/英） | 大分大学 (略称： 大分大) Oita University (略称： Oita Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 大竹 哲史 / Satoshi Ohtake / オオタケ サトシ |
| 第2著者 所属（和/英） | 大分大学 (略称： 大分大) Oita University (略称： Oita Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2013-11-29 09:45:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | VLD2013-94, DC2013-60 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | no.320(VLD), no.321(DC) |
| ページ範囲 | pp.239-244 |
| ページ数 | 6 |
| 発行日 | 2013-11-20 (VLD, DC) |
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