お知らせ 研究会の開催と会場に参加される皆様へのお願い(2020年10月開催~)
電子情報通信学会 研究会発表申込システム
講演論文 詳細
技報閲覧サービス
[ログイン]
技報アーカイブ
 トップに戻る 前のページに戻る   [Japanese] / [English] 

講演抄録/キーワード
講演名 2013-11-28 10:00
クリティカルパス長最小化を目的とした整数計画法に基づくPLD配置配線手法
西山大樹稲木雅人永山 忍若林真一広島市大RECONF2013-49
抄録 (和) 本稿では,プログラマブル論理デバイス(PLD)を対象としたテクノロジマッピングおよび配置配線の整数計画法に基づく厳密解法を提案する.
FPGAなどのPLDへの回路マッピングに必要な,テクノロジマッピング,配置および配線設計には,一般的にそれぞれ発見的手法が用いられる.この目的は実用時間内に高品質な解を得ることである.しかし,求まる解が高品質である保証はなく,また,設計工程が分かれていることも解の品質に影響を与える.
そこで設計全体での厳密解を基準とした評価ができれば発見的手法の開発の支援となる.
実験の結果,小規模回路を対象に,総配線長およびクリティカルパス長の厳密な最小化ができることを確認した. 
(英) In this paper, we propose an ILP-based method for simultaneous optimal technology mapping, placement and routing for programmable logic devices, such as FPGAs.
In general, for each of technology mapping, placement and routing, heuristic methods are used to obtain high quality solutions within a practical time. However, solution quality is not guaranteed, and the separated design processes (i.e., technology mapping, placement and routing) probably make the final solutions not optimal.
Thus, simultaneous and optimal methods are useful to evaluate and develop heuristic methods even if they take a long time.
In experiments, we confirmed that the optimal total wire length and critical path length of small circuits were obtained by our method.
キーワード (和) PLD / FPGA / テクノロジマッピング / 配置配線 / 厳密解法 / 整数計画法 / /  
(英) PLD / FPGA / technology mapping / placement and routing / exact optimal solution / ILP / /  
文献情報 信学技報, vol. 113, no. 325, RECONF2013-49, pp. 57-62, 2013年11月.
資料番号 RECONF2013-49 
発行日 2013-11-20 (RECONF) 
ISSN Print edition: ISSN 0913-5685  Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード RECONF2013-49

研究会情報
研究会 VLD DC IPSJ-SLDM CPSY RECONF ICD CPM  
開催期間 2013-11-27 - 2013-11-29 
開催地(和) 鹿児島県文化センター 
開催地(英)  
テーマ(和) デザインガイア2013 -VLSI設計の新しい大地- 
テーマ(英) Design Gaia 2013 -New Field of VLSI Design- 
講演論文情報の詳細
申込み研究会 RECONF 
会議コード 2013-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM 
本文の言語 日本語 
タイトル(和) クリティカルパス長最小化を目的とした整数計画法に基づくPLD配置配線手法 
サブタイトル(和)  
タイトル(英) ILP-Based Placement and Routing Method for PLDs for Minimizing Critical Path Length 
サブタイトル(英)  
キーワード(1)(和/英) PLD / PLD  
キーワード(2)(和/英) FPGA / FPGA  
キーワード(3)(和/英) テクノロジマッピング / technology mapping  
キーワード(4)(和/英) 配置配線 / placement and routing  
キーワード(5)(和/英) 厳密解法 / exact optimal solution  
キーワード(6)(和/英) 整数計画法 / ILP  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 西山 大樹 / Hiroki Nishiyama / ニシヤマ ヒロキ
第1著者 所属(和/英) 広島市立大学 (略称: 広島市大)
Hiroshima City University (略称: Hiroshima City Univ.)
第2著者 氏名(和/英/ヨミ) 稲木 雅人 / Masato Inagi / イナギ マサト
第2著者 所属(和/英) 広島市立大学 (略称: 広島市大)
Hiroshima City University (略称: Hiroshima City Univ.)
第3著者 氏名(和/英/ヨミ) 永山 忍 / Shinobu Nagayama / ナガヤマ シノブ
第3著者 所属(和/英) 広島市立大学 (略称: 広島市大)
Hiroshima City University (略称: Hiroshima City Univ.)
第4著者 氏名(和/英/ヨミ) 若林 真一 / Shin'ichi Wakabayashi / ワカバヤシ シンイチ
第4著者 所属(和/英) 広島市立大学 (略称: 広島市大)
Hiroshima City University (略称: Hiroshima City Univ.)
第5著者 氏名(和/英/ヨミ) / /
第5著者 所属(和/英) (略称: )
(略称: )
第6著者 氏名(和/英/ヨミ) / /
第6著者 所属(和/英) (略称: )
(略称: )
第7著者 氏名(和/英/ヨミ) / /
第7著者 所属(和/英) (略称: )
(略称: )
第8著者 氏名(和/英/ヨミ) / /
第8著者 所属(和/英) (略称: )
(略称: )
第9著者 氏名(和/英/ヨミ) / /
第9著者 所属(和/英) (略称: )
(略称: )
第10著者 氏名(和/英/ヨミ) / /
第10著者 所属(和/英) (略称: )
(略称: )
第11著者 氏名(和/英/ヨミ) / /
第11著者 所属(和/英) (略称: )
(略称: )
第12著者 氏名(和/英/ヨミ) / /
第12著者 所属(和/英) (略称: )
(略称: )
第13著者 氏名(和/英/ヨミ) / /
第13著者 所属(和/英) (略称: )
(略称: )
第14著者 氏名(和/英/ヨミ) / /
第14著者 所属(和/英) (略称: )
(略称: )
第15著者 氏名(和/英/ヨミ) / /
第15著者 所属(和/英) (略称: )
(略称: )
第16著者 氏名(和/英/ヨミ) / /
第16著者 所属(和/英) (略称: )
(略称: )
第17著者 氏名(和/英/ヨミ) / /
第17著者 所属(和/英) (略称: )
(略称: )
第18著者 氏名(和/英/ヨミ) / /
第18著者 所属(和/英) (略称: )
(略称: )
第19著者 氏名(和/英/ヨミ) / /
第19著者 所属(和/英) (略称: )
(略称: )
第20著者 氏名(和/英/ヨミ) / /
第20著者 所属(和/英) (略称: )
(略称: )
講演者
発表日時 2013-11-28 10:00:00 
発表時間 25 
申込先研究会 RECONF 
資料番号 IEICE-RECONF2013-49 
巻番号(vol) IEICE-113 
号番号(no) no.325 
ページ範囲 pp.57-62 
ページ数 IEICE-6 
発行日 IEICE-RECONF-2013-11-20 


[研究会発表申込システムのトップページに戻る]

[電子情報通信学会ホームページ]


IEICE / 電子情報通信学会