講演抄録/キーワード |
講演名 |
2013-11-27 09:15
チップ電源網を考慮したノイズ低減のための協調設計 ○小林遼太・大塚央記・久保元樹・清重 翔・市村 航・寺崎正洋・須藤俊夫(芝浦工大) CPM2013-109 ICD2013-86 エレソ技報アーカイブへのリンク:CPM2013-109 ICD2013-86 |
抄録 |
(和) |
CMOS LSIの高集積化・高速化・低電圧化に伴い,パワーインテグリティ(PI)を確保することの重要度が増してきている.特に,パッケージ・ボードにチップの電源インピーダンスを考慮した統合電源インピーダンスには反共振ピークが生じ,それが電源ノイズや不要な電磁放射を増大させる元凶となっている.この対策として,チップ電源網に対して適度な抵抗と容量を付加することで,この反共振現象を抑える手法である.
本研究では,ノイズの励振源となるコア回路が同一で,電源網特性のみが異なる3種類のチップを設計した.実際にチップ・パッケージ・ボードの電源網特性をノイズが1番抑えることができる臨界制動領域にすることで,チップ側からの反共振ピークを小さくし,近傍EMIと電源ノイズを効果的に抑える結果が得られた. |
(英) |
Power integrity is a serious issue in CMOS LSI systems, because power supply noise induces logic instability and electromagnetic radiation. Therefore, chip-package-board co-design is becoming important by taking into consideration the total impedance of power distribution network (PDN) seen from the chip. Especially, parallel resonance peaks in the PDN due to the chip-package interaction induces the unwanted power supply fluctuation. Anti-resonance peak can be suppressed by adding on-die capacitance and on-die resistance in chip PDN.
In this paper, effects of critical damping condition for the total PDN impedance has been studied by designing three test chips with different PDN properties. The measured anti-resonance peak in the critical damping condition showed the effective way to suppress the near magnetic field and power supply noises on the chip. |
キーワード |
(和) |
パワーインテグリティ / 統合設計 / 臨界制動 / ダンピング係数 / / / / |
(英) |
Power integrity / Chip-package-board co-design / Critical damping condition / Damping factor / / / / |
文献情報 |
信学技報, vol. 113, no. 323, ICD2013-86, pp. 7-12, 2013年11月. |
資料番号 |
ICD2013-86 |
発行日 |
2013-11-20 (CPM, ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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