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| 講演抄録／キーワード | ||
| 講演名 | 2013-10-08 09:00 製造後遅延調整機能を持つRDRアーキテクチャ向け高位合成手法の評価 ○萩尾勇太・柳澤政生・戸川 望（早大）  VLD2013-54 ICD2013-78 IE2013-54 エレソ技報アーカイブへのリンク：ICD2013-78 |
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| 抄録 | （和） | LSIの微細加工技術の進歩により配線遅延の拡大や製造時の遅延ばらつきによるタイミング違反が問題となっている． とりわけ配線遅延がゲート遅延と比較して相対的に増加しており高位合成段階でいかに配線遅延を取り扱うかが鍵となる． また，製造時の遅延ばらつきに対応するために，従来は過剰なマージンの挿入，統計的静的遅延解析などが適用されてきたが，性能低下しない手法としてチップ製造後の回路チューニングが提案されている． このような背景に基づき，配線遅延の拡大や製造時の遅延ばらつきの双方に対応した高位合成として，製造後遅延調整機能を持つRDRアーキテクチャ向け高位合成手法を提案した． 本稿では，提案手法の有効性を検証するため計算機実験をし，従来手法と比較することで提案手法を評価する． また，回路面積を最小化するために提案手法では類似化のステップを設けているが，その有効性についても検証する． 計算機実験により，提案手法は従来手法と比較して遅延ばらつき発生時の実行時間を最大42.9%削減できることを確認した． |
| （英） | As device feature size drops, interconnection delays often exceed gate delays. We have to incorporate interconnection delays even in high-level synthesis. Using RDR architectures is one of the effective solutions to this problem. At the same time, process and delay variation also becomes a serious problem which may result in several timing errors. How to deal with this problem is another key issue in high-level synthesis. Thus, we have proposed a high-level synthesis algorithm with post-silicon delay tuning for RDR architectures. In this paper, we evaluate our high-level synthesis algorithm comparing several existing algorithms considering several situations. Experimental results show that our algorithm successfully reduces delayed scheduling/binding latency by up to 42.9% compared with the conventional approach. |
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| キーワード | （和） | 遅延ばらつき / 製造後調整 / 高位合成 / / / / / |
| （英） | Process and Delay Variation / Post-Silicon Tuning / High-Level Synthesis / / / / / | |
| 文献情報 | 信学技報, vol. 113, no. 235, VLD2013-54, pp. 41-46, 2013年10月. | |
| 資料番号 | VLD2013-54 | |
| 発行日 | 2013-09-30 (VLD, ICD, IE) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2013-54 ICD2013-78 IE2013-54 エレソ技報アーカイブへのリンク：ICD2013-78 |
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| 研究会情報 | |
| 研究会 | IE ICD VLD IPSJ-SLDM |
| 開催期間 | 2013-10-07 - 2013-10-08 |
| 開催地（和） | 弘前大学 コラボ弘大 |
| 開催地（英） | |
| テーマ（和） | システムLSIの応用とその要素技術，専用プロセッサ，プロセッサ，DSP，画像処理技術，および一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2013-10-IE-ICD-VLD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 製造後遅延調整機能を持つRDRアーキテクチャ向け高位合成手法の評価 |
| サブタイトル（和） | |
| タイトル（英） | A High-Level Synthesis Algorithm with Post-Silicon Delay Tuning for RDR Architectures and its Experimental Evaluations |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 遅延ばらつき / Process and Delay Variation |
| キーワード(2)（和/英） | 製造後調整 / Post-Silicon Tuning |
| キーワード(3)（和/英） | 高位合成 / High-Level Synthesis |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 萩尾 勇太 / Yuta Hagio / ハギオ ユウタ |
| 第1著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ |
| 第2著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 戸川 望 / Nozomu Togawa / トガワ ノゾム |
| 第3著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2013-10-08 09:00:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2013-54, ICD2013-78, IE2013-54 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | no.235(VLD), no.236(ICD), no.237(IE) |
| ページ範囲 | pp.41-46 |
| ページ数 | 6 |
| 発行日 | 2013-09-30 (VLD, ICD, IE) |
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