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| 講演抄録／キーワード | ||
| 講演名 | 2013-09-26 12:40 電源/グランドTSVを含む三次元積層型電源分配回路網のブロックLIMによる効率的な過渡解析 ○永田大成・關根惟敏・浅井秀樹（静岡大）  CAS2013-36 NLP2013-48 |
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| 抄録 | （和） | 本稿では，電源/グランドシリコン貫通ビア(P/G TSV : Power/Ground Through Silicon Via)を含むチップ内電源分配回路網に対してブロックLIM(Latency Insertion Method)を適用し，過渡解析を行う．相互インダクタンスや相互キャパシタンスなどの結合素子を多く含む回路構造に対して有用な手法としてブロックLIMが提案されている．P/G TSVを含むチップ内電源分配回路網は，相互結合素子を含む等価回路網としてモデル化されるため，ブロックLIMを用いて効率よく解析することが出来る．数値結果では，電源/グランドTSVを含むチップ内電源分配回路網のシミュレーションに対して，ブロックLIMがHSPICEよりも計算コストを削減することができることを示す． |
| （英） | In this report, we apply the block latency insertion method (block-LIM) to the transient analysis of on-chip power distribution networks (PDNs) with power/ground through silicon vias (P/G TSVs).The block-LIM has been proposed as a fast circuit simulation approach for large networks including a number of coupling elements such as mutual inductances and mutual capacitances. The block-LIM can simulate the on-chip PDNs with P/G TSVs, because they are modeled as equivalent circuits including mutual coupling elements. Numerical results show that the block-LIM can reduce the computational cost compared with HSPICE in the simulation of the equivalent circuit of the on-chip PDN with the P/G TSVs. | |
| キーワード | （和） | ブロックLIM / LIM / 電源/グランドTSV / 三次元積層型電源分配回路網 / / / / |
| （英） | block latency insertion method (block-LIM) / latency insertion method (LIM) / power/ground through silicon via (P/G TSV) / three-dimensional stacked on-chip power distribution network (PDN) / / / / | |
| 文献情報 | 信学技報, vol. 113, no. 224, CAS2013-36, pp. 1-6, 2013年9月. | |
| 資料番号 | CAS2013-36 | |
| 発行日 | 2013-09-19 (CAS, NLP) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CAS2013-36 NLP2013-48 |
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| 研究会情報 | |
| 研究会 | CAS NLP |
| 開催期間 | 2013-09-26 - 2013-09-27 |
| 開催地（和） | 岐阜大学サテライトキャンパス |
| 開催地（英） | Satellite Campus, Gifu University |
| テーマ（和） | 一般 |
| テーマ（英） | General |
| 講演論文情報の詳細 | |
| 申込み研究会 | CAS |
| 会議コード | 2013-09-CAS-NLP |
| 本文の言語 | 日本語 |
| タイトル（和） | 電源/グランドTSVを含む三次元積層型電源分配回路網のブロックLIMによる効率的な過渡解析 |
| サブタイトル（和） | |
| タイトル（英） | Efficient Transient Analysis of 3-D Stacked On-Chip Power Distribution Network with Power/Ground Through Silicon Vias by Using Block Latency Insertion Method |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ブロックLIM / block latency insertion method (block-LIM) |
| キーワード(2)（和/英） | LIM / latency insertion method (LIM) |
| キーワード(3)（和/英） | 電源/グランドTSV / power/ground through silicon via (P/G TSV) |
| キーワード(4)（和/英） | 三次元積層型電源分配回路網 / three-dimensional stacked on-chip power distribution network (PDN) |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 永田 大成 / Daisei Nagata / ナガタ ダイセイ |
| 第1著者 所属（和/英） | 静岡大学 (略称： 静岡大) Shizuoka University (略称： Shizuoka Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 關根 惟敏 / Tadatoshi Sekine / セキネ タダトシ |
| 第2著者 所属（和/英） | 静岡大学 (略称： 静岡大) Shizuoka University (略称： Shizuoka Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 浅井 秀樹 / Hideki Asai / アサイ ヒデキ |
| 第3著者 所属（和/英） | 静岡大学 (略称： 静岡大) Shizuoka University (略称： Shizuoka Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2013-09-26 12:40:00 |
| 発表時間 | 25分 |
| 申込先研究会 | CAS |
| 資料番号 | CAS2013-36, NLP2013-48 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | no.224(CAS), no.225(NLP) |
| ページ範囲 | pp.1-6 |
| ページ数 | 6 |
| 発行日 | 2013-09-19 (CAS, NLP) |
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